用于片上集成的整流桥结构的制作方法

本实用新型实施例涉及电路领域，特别涉及一种用于片上集成的整流桥结构。

背景技术：

整流桥用于将交流电压或无极性电压转换为直流电压。在采用交流电压或无极性电源供电的系统中大多设置有整流桥。

现代芯片制造中大部分情况采用P型材料作为晶圆片的衬底，在设计芯片时也将芯片的GND脚和晶圆片的P型衬底连接起来，由于二极管生产工艺，每个二极管的结构中都会存在寄生三极管，当主芯片电路和整流桥设置在同一衬底上时，P型衬底连接的芯片的GND脚的电压将不再是整块电路的最低电压，导致整流桥出现寄生漏电。

因此，在采用在交流电源和无极性电压供电的系统中大多采用片外整流桥，不利于提高产品集成度、以及产品小型化、智能化的发展。

技术实现要素：

为了解决现有技术的问题，本实用新型实施例提供了一种用于片上集成的整流桥结构。该技术方案如下：

第一方面，提供了一种用于片上集成的整流桥结构，该整流桥结构包括构成整流桥的四个二极管、两个少子保护环；

四个所述二极管中的第一二极管和第二二极管分别被一个少子保护环包围；

所述少子保护环由深N阱DNW和位于所述DNW下方的N型深埋层BN构成，所述少子保护环贯穿所述二极管所在的P型外延层；

所述少子保护环中的所述DNW通过金属线与P型源漏PSD连接，所述PSD被浅P阱SPWELL包围。

可选的，所述少子收集环中的所述BN与P型衬底接触。

本实用新型实施例提供的技术方案带来的有益效果是：

该用于片上集成的整流桥结构，包括构成整流桥的四个二极管，两个少子保护环，其中两个二极管分别被一个少子保护环包围，少子保护环由DNW和位于DNW下方的BN构成，少子保护环贯穿P型外延层；解决了现有技术中将整流桥和主芯片集成到同一块衬底时，整流桥会出现寄生漏电的问题；达到了能够将整流桥和主芯片集成到同一块衬底，提高产品的集成程度的效果。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种整流桥的电路原理图；

图2是一种二极管的结构示意图；

图3是根据一示例性实施例示出的一种用于片上集成的整流桥电路的电路原理图；

图4是根据一示例性实施例示出的一种被少子保护环包围的二极管的结构示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

图1示出了一种整流桥的电路原理图。二极管D1、D2、D3、D4构成整流桥，整流桥与主芯片电路110和电源120连接。可选的，电源120为交流电源或者无极性电源。

整流桥与主芯片电路110的VCC端和GND端连接。

假设电源120的高电压为Vh，低电压为Vl，当A端为高电压Vh，B端为低电压Vl时，二极管D1和D4同时导通，当A端为低电压Vl，B端为高电压Vh时，二极管D2和D3同时导通，在二极管导通时，为主芯片电路110提供直流电源。

假设二极管正向导通压降为Vdiode，则输送到主芯片电路120的VCC端电压和GND端电压分别为：

VCC＝Vh-Vdiode；

GND＝Vl+Vdiode。

此时，出现GND端电压不是整个电路最低电位的情况。

在芯片制造中大部分情况下采用P型材料作为晶圆片的衬底，在设计芯片时，将GND管脚和晶圆片P型衬底连接起来。

当主芯片电路和整流桥不设置在同一块P型衬底上时，单独在主芯片的P型衬底仍然是最低电位，不会出现整流桥寄生漏电的问题；但是，当主芯片电路和整流桥设置在同一块P型衬底上时，P型衬底连接的主芯片电路的GDN端电压不再是整块电路的最低电压，则会出现整流桥寄生漏电的问题。

由于二极管的制造工艺以及二极管的固有结构，每个二极管都对应有一个寄生三极管，图2示例性的示出了图1中二极管D2的结构示意图。如图2所示，DNW(Deep N-Well，深N阱)23与BN(Buried N layer，N型埋层)27连接后与PSD(P Source Drain，P型源漏)25短路，且接低电压Vl；SNWELL(shallow N-well，浅N阱)22接VCC。DNW23和BN27包围的部分是二极管的组成部分，DNW23和BN27连接在一起形成二极管的阳极，SNWELL22为二极管的阴极。二级管之外的PSD25被SPWELL(shallow P-well，浅P阱)26包围，二极管之外的PSD25接GND。为了达到P/N结隔离目的，P型衬底24上的N阱大多连接高于GND的电位。

产生的寄生三级管28的发射极为连接在一起的DNW23与BN27，寄生三极管28的基极为P型外延层21，寄生三极管28的集电极为P型衬底24上除二极管之外的任意一个DNW。P型衬底的二极管对应的寄生三极管28为NPN型三极管。

以图2所示的二极管D2为例解释寄生三极管漏电。结合图1来看，当图1中A端为高电压Vh，B端为低电压Vl，Vl＝0V时，二极管D2反偏，二级管D2的N阱(DNW)的电位为Vl＝0。整个芯片的P型衬底24和P型外延层21的电位为GND端电压，即Vl+Vdiode，可选的，Vl+Vdiode约为0.7V。此时，寄生三极管的发射结正偏，集电结反偏，寄生三极管NPN处于放大状态，电流不断从高电位N阱流向Vl端。该现象为采用片上集成整流桥时出现的寄生漏电。

为解决片上集成整流桥时出现的寄生漏电现象，本实用新型实施例示出了一种用于片上集成的整流桥电路，如图3所示。

该用于片上集成的整流桥电路包括用于片上集成的整流桥结构240，用于片上集成的整流桥结构240和电源220连接，用于片上集成的整流桥结构240和主芯片电路210连接。

该用于片上集成的整流桥结构240包括构成整流桥的四个二极管和两个少子保护环；

四个二极管中的第一二极管D1和第二二极管D2分别被一个少子保护环230包围。

少子保护环由DNW和位于DNW下方的BN构成，少子保护环贯穿二极管所在的P型外延层；

少子保护环中的DNW通过金属线与PSD连接，该PSD被SPWELL包围。

图4示例性的示出了被一个少子保护环包围的二极管的结构示意图。少子保护环31由DNW23和位于DNW23下方的BN27构成，少子保护环31贯穿P型外延层P-epi21。少子保护环31中的BN与P型衬底P+sub24接触，少子保护环31不贯穿P型衬底P+sub24。少子保护环31中的DNW23与PSD25通过金属线连接。少子保护环31中的DNW23通过金属线32与PSD25连接，该PSD25被SPWELL26包围。

可选的，少子保护环中的BN与P型衬底接触。

如图4所示，在图2所示的寄生三极管的基极区域插入DNW23和B27N的组合可以保证N型区域从表面一直延伸到P型衬底P+sub24，达到最大程度收集流过该区域的寄生三极管基区少子的效果。由于P+sub的浓度远高于P-epi，P+sub的浓度高于N阱，因此寄生三极管虽然在形式上还存在，也即寄生三极管33，但寄生三极管33的放大能力已经极其微弱，造成的漏电可以忽略不计。

因此，本实用新型实施例所示的整流桥结构和主芯片电路可以放置在同一个衬底上，也即构成电路的元件比如：二极管、主芯片，都放置在同一个衬底上，本实用新型实施例所示的整流桥结构能够消除片上集成带来的寄生漏电的问题。

综上所述，本实用新型实施例提供的用于片上集成的整流桥结构，包括构成整流桥的四个二极管，两个少子保护环，其中两个二极管分别被一个少子保护环包围，少子保护环由DNW和位于DNW下方的BN构成，少子保护环贯穿P型外延层；解决了现有技术中将整流桥和主芯片集成到同一块衬底时，整流桥会出现寄生漏电的问题；达到了能够将整流桥和主芯片集成到同一块衬底，提高产品的集成程度的效果。

在图3所示的整流桥电路中，由于寄生三极管导致的寄生漏电现象只会出现在整流桥中的第一二极管和第二二极管上，因此，本实用新型所述的少子保护环将第一二极管和第二二极管包围起来，便可以消除整个电路的寄生漏电。

另外，由于第一二极管和第二二极管中的任意一个二极管的任意一个N阱都可能成为另一个二极管反偏时的寄生三极管的集电极，因此第一二极管和第二二极管中的任意一个二极管都需要单独使用一个少子保护环包围。

需要说明的是：上述本实用新型实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。