绝缘栅极功率半导体器件以及用于制造这种器件的方法与流程

本发明涉及功率电子设备的领域，并且更具体地涉及根据独立权利要求1前序部分的器件本身，或者根据独立权利要求12的用于制造绝缘栅极功率半导体器件的方法。

背景技术：

在图18中，示出了现有技术的绝缘栅极双极晶体管(igbt)，如根据ep0795911a2已知的。现有技术的器件包括有源单元，其在发射极侧22上的发射极电极2和与发射极侧22相对的集电极侧27上的集电极电极25之间具有按如下次序的不同传导类型的层：(n+)掺杂源极层3、与发射极电极2接触的p掺杂基极层4、n掺杂增强层95、(n-)掺杂漂移层5、(n+)掺杂缓冲层55和p掺杂集电极层6。

沟槽栅极电极7布置在发射极侧22上，发射极侧22包括栅极层70和第一电绝缘层72，第一电绝缘层72围绕栅极层70并从而将栅极层70与漂移层5、基极层4和源极层3分离。第二绝缘层74布置在栅极层70和发射极电极2之间。沟槽栅极电极7从发射极侧22延伸直到沟槽深度77，沟槽栅极电极7在沟槽深度77处具有沟槽底部76。沟槽栅极电极7具有从沟槽底部76延伸到发射极侧22的沟槽横向侧75。p掺杂保护枕8覆盖沟槽底部76。

如在ep0795911a2中所描述的，通过首先注入和扩散n-掺杂剂以便产生增强层95，来产生现有技术的器件。增强层95与漂移层5相比具有更高的掺杂浓度。此后，注入和扩散p-掺杂剂以便产生p掺杂基极层4。然后通过使用抗蚀剂掩模注入和扩散n-掺杂剂来产生n+源极层3。随后，在源极层3上并且部分在基极层4上施加氧化膜，以便蚀刻对于沟槽栅极电极7的开口，沟槽栅极电极7在深度方向向下延伸到漂移层5。现在，在沟槽的底部注入p掺杂剂。然后蚀刻掉氧化膜，并在沟槽的表面上形成热氧化膜(用于形成第一绝缘层72)，然后用掺杂有n-杂质的多晶硅填充沟槽以便形成导电栅极层70。多晶硅被蚀刻回到沟槽的开口，留下多晶硅埋在沟槽中。然后，表面被第二绝缘层74覆盖，第二绝缘层74此后被作为另一掩模的抗蚀剂层覆盖，该另一掩模覆盖沟槽顶部上的区域、包括小开口区在内的源极区域3，小开口区位于与基极层4紧邻（其也是未覆盖的）。然后在未覆盖的抗蚀剂掩模区处蚀刻掉第二绝缘层74，从而将第二绝缘层74保持在栅极层70的顶部和源极层3的邻近部分上。此后，在第二绝缘层74的未覆盖区上施加alsi，由此使形成发射极电极2的alsi层、基极层4和源极层3短路。

n型增强层95改进了pin效应，增加了等离子体浓度，并降低了导通状态损耗。然而，与标准沟槽igbt相比，具有高度掺杂增强层95的这种现有技术器件将遭受更差的soa和击穿电压。由于通过这种增强层95增强了有源单元附近的载流子浓度，与没有增强层的现有技术igbt相比，鉴于更高的安全操作区(soa)和更低的导通状态损耗，具有这种增强层95的igbt更优胜。

然而，在n增强层95/p基极层4结合处的电场也增加了。实践的增强层掺杂浓度因此被限于小于2.5×10¹⁶cm^-3的值，以防止过多的电场以及因此使阻断性能和关断soa降级。如图19中所示，对于较高的掺杂浓度，导通状态电压vce,on有利地减小了。这意味着，对于击穿电压，增强层的掺杂浓度越低越好，并且对于导通状态电压，反之亦然，其中具有在击穿电压崩溃之处掺杂浓度的上限。

增强层95考虑到导通状态(vce,on)的显著降低，并且其有益之处对于增强层95(nd,enh)的较大掺杂浓度甚至更重要。然而，增强掺杂浓度越大，igbt能够承受的击穿电压(vbd)越低。

图20示出了用于不同现有技术器件的数据。器件1是沟槽igbt，其在增强层95中具有2×10¹⁶cm^-3的最大掺杂浓度，并且没有保护枕。器件2与器件1的不同之处在于具有第一p掺杂保护枕8。器件3是沟槽igbt，其在增强层95中具有1×10¹⁷cm^-3的最大掺杂浓度，并且没有保护枕，并且器件4与器件3的不同之处在于具有第一p掺杂保护枕8。

造成igbt器件的有害降级原因的碰撞电离效应通常发生在沟槽底部。然而，在具有增加的增强掺杂浓度(大于2.5×10¹⁶cm^-3)的器件中，雪崩生成发生在p基极层4和n增强层95之间的交界处。为了能够利用高度掺杂增强层95的导通状态优势，而不遭受降低的反向阻断安全操作区(rbsoa)能力的缺点，已在ep0795911a2中引入了第一p掺杂保护枕8。保护枕8降低了由于引入增强层95而已经产生的在沟槽底部的高电场，使得改进了rbsoa和击穿电压vbd。这在图20中示出了，其中具有保护枕8的两个器件都具有改进的vbd但更差的vce,on。尽管如此，在沟槽底部76处引入p掺杂保护枕8改进了器件稳健性，能够推迟击穿机制的开始，但是不能够充分地弥补沟槽igbt器件的固有弱点，其中碰撞电离是由增加的增强掺杂浓度引起的。

情况就是这样，因为对于具有较大增强掺杂浓度等级的器件，当击穿条件被满足时，雪崩生成仍发生在n增强层/p基极层边界处，其中在硅/栅极氧化物(第一绝缘层72)交界面附近生成了相关量的载流子。这潜在地转化为不希望有的缺点，诸如栅极氧化物中的热载流子注入具有随之发生的阈限电压不稳定。最后，此器件还显示出降级的动态雪崩稳健性，并且在硬切换条件下这种现象甚至更加恶化。

在具有增强层的现有技术沟槽igbt中，增强层可导致过早的器件故障(击穿)。对于增强层的更高掺杂浓度或增强层的更大厚度，增加了此效应。如果这种厚增强层与相反掺杂剂类型的层水平地层叠，其中电场被释放，则这种过早的器件击穿可被降低(ep2602826a1)。这种相反掺杂剂类型的层是提供区，其中能缓和电场。然而，这种层叠结构很难形成。

向具有增加的最大掺杂浓度(即在2.5或3*10¹⁶cm^-3以上)的增强层的现有技术器件引入保护枕8导致在击穿电压方面的极大改善，但这个值仍保持远低于针对没有保护枕和较低增强掺杂浓度(即在2.5*10¹⁶cm-3以下)的器件。

p保护枕以增加的导通状态为代价改进了击穿稳健性。然而，在具有增加的nd,enh的现有技术器件4中存在有在增强/沟道交界处雪崩生成的弱点。器件4遭受较大的动态雪崩，如根据在硬切换条件下曲线的较大弯曲趋势所示的。

jp2010232627a涉及一种用于产生沟槽igbt的方法。首先，将沟槽蚀刻到衬底中，然后用砷外延层作为n掺杂剂填充沟槽。执行热处理，由此产生扩散的外延层，其在深度方向沿沟槽的横向侧具有恒定掺杂浓度。此后，沟槽深度增加，并且在加深的沟槽底部注入和扩散硼。

us2011/2333728a1描述了一种针对igbt的制造方法，其中沟槽凹槽被蚀刻到漂移层中，在沟槽底部注入和扩散n掺杂剂以形成毗连层作为一个n掺杂剂层。移除掩模，并且此后，将p掺杂剂注入相同沟槽凹槽中，并注入到衬底的表面中，以在沟槽底部形成保护区域（其被嵌入在增强层中）以及p基极层。此方法力图避免在两个沟槽之间的区中进行n背景掺杂。通过具有没有任何高n掺杂浓度的纯基极层作为背景掺杂，阈限电压得到改进。

us2914/264564a1涉及一种sic半导体器件，其中沟槽栅极电极被完全嵌入到外延n掺杂增强层中。沟槽底部和增强层之间的p掺杂保护层保护沟槽底部。与围绕沟槽栅极电极的增强层相同的掺杂浓度的另一个毗连的外延增强层将p基极层与漂移层分离。毗连的n掺杂源极层经由在沟槽栅极处的n掺杂增强层和与漂移层毗连的增强层提供直接电气路径，使得在沟槽栅极电极处没有mos沟道是可形成的。此外，毗连的n源极层将整个接触区覆盖到发射极电极，并且由此防止p基极层接触发射极电极。从而，这种半导体器件不提供mos或igbt功能性。由于sic几乎不提供掺杂剂的扩散，所以器件由外延层形成，每个外延层都具有均匀掺杂浓度。

在hwang,sj等人的"useofthep-floatingshieldinglayerforimprovingelectricfieldconcentrationoftherecessedgate"(icicdt2008,pp13-16)中示出了一种具有平面栅极电极作为有源栅极的平面igbt，有源栅极连接到附加凹陷栅极，其由在沟槽底部的p掺杂层保护。

技术实现要素：

本发明的目的是提供一种功率半导体器件，其与现有技术的器件相比，同时具有低导通状态损耗和高击穿电压，并且该器件通过简单且快速的制造方法制造，避免了棘手的制造步骤。

该目的通过提供根据权利要求1的发明的功率半导体器件来实现。

n掺杂等离子体增强层充当一种增强层，并提供等离子体增强的益处，而没有在栅极氧化物(第一绝缘层)中过早雪崩生成和热载流子注入的缺点，如它能够发生于在增强层中具有增加的掺杂浓度的器件中。

p掺杂保护枕的作用是保护等离子体增强层免受进来的电场的影响，由此延迟碰撞电离的开始并以这种方式增加器件的稳健性。

对于发明的半导体器件，具有局部掺杂浓度最小值的区域的存在转化为其中能缓和电场的点。在其中与增强和等离子体增强层的较高掺杂部分相比n型掺杂较低的区域中，相对于具有大掺杂等级的延伸的大区，给一个区提供更缓和的电场条件。

发明的半导体器件能够将栅极氧化物(第一绝缘层)中的较低导通状态、增加的rbsoa和热载流子注入的降低风险的优点组合在一起。作为在增强层/沟道交界处的沟道栅极氧化物中的热载流子注入的降低风险的结果，器件可靠性得到改进。

另外，在本发明的器件中可以增加等离子体浓度，这意味着降低的导通状态损耗，而没有增强层具有增加的掺杂浓度的缺点，这意味着更低的击穿电压。如图15所示，对于相同的击穿电压，导通状态电压vce,on可以降低大约10％。作为图15至17的现有技术器件，已经使用了在p基极层和漂移层之间具有增强层的沟槽igbt(即，没有p保护枕或附加的等离子体增强层)。

在图15中还示出，与现有技术的器件相比，发明的器件能够组合防备击穿雪崩的增加的稳健性的优点，而没有任何导通状态损耗，即，甚至具有在导通状态损耗方面的改进(即，更低的vce,on)。采用击穿电压的略微降低也可以实现导通状态损耗的更加进取得多的降低。还有在这种情况下，雪崩击穿机制仍发生在沟槽底部，而不是在敏感的增强/基极层交界处（如它发生在具有增加的增强掺杂浓度的器件中）。因此，由于在p基极层区附近的栅极氧化物区域中没有热电子注入，所以在发明的器件中沒有发生阈限电压降级。

在图16中，示出了关断能量eoff对比导通状态电压vce,on。除了降低导通状态损耗之外，发明的器件有可能降低关断能量，这意味着器件中的热生成被大大地降低。

在图17中，示出了在器件的关断期间的集电极过电压。还有对于该特征，肯定了发明的器件的优势，因为较少的过电压被生成。

另外，能在不添加棘手的制造步骤的情况下制造发明的器件。这是一种简单、廉价且快速的制造方法，因为新引入的保护枕和等离子体增强层使用沟槽开口作为这两层的相同掩模。

附图说明

将在下文参照附图更详细地解释本发明的主题，附图中：

图1示出发明的绝缘栅极半导体器件的发射极侧上的结构，所述器件在沟槽栅极电极的底部上具有p掺杂保护枕、在保护枕和沟槽栅极电极之间边缘上的n掺杂等离子体增强层以及n掺杂增强层;

图2示出具有根据图1的发射极侧上的结构的发明的非穿通igbt;

图3示出具有将保护枕与漂移层分离的等离子体增强层的发明的非穿通igbt;

图4示出根据图3的发明的非穿通igbt，其中两个相邻的等离子体增强层彼此接触;

图5示出具有将保护枕与漂移层分离的等离子体增强层的发明的穿通igbt;

图6示出具有将保护枕与漂移层分离的等离子体增强层的发明的反向传导igbt;

图7示出具有将保护枕与漂移层分离的等离子体增强层的发明的mosfet;

图8至13示出用于发明的器件的制造方法的不同制造步骤;

图14示出沿图3的线a--a的发明的器件的掺杂浓度分布图；

图15示出对于发明的igbt和现有技术的igbt的击穿电压vbd对比集电极发射极饱和电压vce,on;

图16示出对于发明的igbt和现有技术的igbt的关断能量eoff对比vce,on;

图17示出对于发明的igbt和现有技术的igbt的在关断切换条件期间的最大集电极-发射极过电压vce,max对比vce,on；

图18示出带有具有增强层和保护枕的沟槽栅极电极的现有技术绝缘栅极半导体器件;

图19示出对于具有依赖于增强层的最大掺杂浓度的增强层的现有技术器件的击穿电压vbd和集电极-发射极电压vce,on对比n掺杂浓度；

图20示出对于不同的现有技术器件的击穿电压vbd对比集电极-发射极电压vce,on。

在参考标记列表中概述了在附图中使用的参考标记及其含义。一般来说，相似的或相似功能的部分被给予相同的参考标记。所描述的实施例表示为示例，并且不应限定本发明。

具体实施方式

在图1中，示出了用于发明的绝缘栅极功率半导体器件的发射极侧22上的结构。所述器件包括发射极侧22上的发射极电极2和集电极侧27上的集电极电极25，所述集电极侧27与发射极侧22相对布置。(n-)掺杂漂移层5布置在发射极侧22与集电极侧27之间。p掺杂基极层4布置在漂移层5和发射极侧22之间。基极层4与发射极电极2接触。具有高于漂移层的掺杂浓度的n掺杂源极层3也布置在发射极侧22上。源极层3(其通过基极层4与漂移层5分离)接触发射极电极2。源极层3可以布置成使得源极层3布置在每个栅极电极7、7'的两侧。

由于应用需要和上面给出的用于掺杂浓度的规则，能自由选择基极层4和漂移层5的掺杂浓度。示例性地，漂移层5具有恒定的低掺杂浓度(与示例性地如增强层95或等离子体增强层9的其它层的掺杂浓度相比低)。其中，漂移层5的大体上恒定的掺杂浓度意味着，掺杂浓度大体上遍布漂移层5是均质的，然而不排除漂移层5内的掺杂浓度中的波动（大约1到5倍）由于制造原因而有可能存在。由于应用需要，选择最终的漂移层厚度和掺杂浓度。对于在600v以下的器件，漂移层的掺杂浓度示例性地在5*10¹⁴cm^-3以下。对于功率器件(电压在600v以上)，漂移层5的示例性掺杂浓度在1*10¹²cm^-3和5*10¹⁴cm^-3之间。

源极层3的掺杂浓度高于基极层4的掺杂浓度，并高于漂移层5的掺杂浓度。源极层3的示例性掺杂浓度高于1*10¹⁸cm^-3并且小于1*10²¹cm^-3，示例性地在1*10¹⁹cm^-3和1*10²⁰cm^-3之间。

如上所述的结构形成有源单元。发明的器件可仅包括如上所公开的一个有源单元，但是还有可能该器件包括至少两个或更多个这种有源单元，即，有源单元能重复地布置在一个衬底中，如针对如下附图所描述的。

栅极电极7、7'可具有不同的设计，如条纹设计，即，在与发射极侧22平行的平面中具有短侧和与短侧垂直的长侧。源极层3沿栅极电极7、7'的长侧布置。用于沟槽栅极电极7的其它设计也是可能的，如方形设计、圆形设计、环形设计、六边形设计等。该器件可以具有一个沟槽栅极电极7、7'或者它可以包括多个栅极电极7、7'(即两个或更多个)。示例性地，在后一种情况下，栅极电极7、7'以规则的几何设计布置。

每个发明的器件都包括至少一个沟槽栅极电极7、7'，其具有导电栅极层70和第一电绝缘层72，第一电绝缘层72围绕栅极层70并从而将栅极层70与漂移层5、基极层4和源极层3分离。示例性地，第二绝缘层74布置在栅极层70和发射极电极2之间，并将这些电极70、2与彼此绝缘。沟槽栅极电极7、7'从发射极侧22向下延伸到漂移层5。它在与发射极侧22平行的平面中与基极层4横向布置。沟槽栅极电极7、7'具有在沟槽栅极电极7、7'的位于发射极侧22对面的一侧上的沟槽底部76，以及沟槽横向侧75（其从沟槽底部76延伸到发射极侧22，示例性地垂直于发射极侧22）。沟槽栅极电极7、7'从发射极侧22延伸直到沟槽深度77。在示例性实施例中，沟槽深度77在5μm到9μm深之间，示例性地在6μm到8μm之间。

与漂移层5相比具有更高掺杂浓度的n掺杂增强层95布置在p掺杂基极层4下面，使得增强层95将基极层4与漂移层5分离。增强层95可具有最大掺杂浓度，其低于3×10¹⁶cm^-3，或低于2.5×10¹⁶cm^-3或低于2×10¹⁶cm^-3。增强层95在增强层深度97中具有最大增强层掺杂浓度。增强层深度97应从发射极侧22测量，发射极侧22应为这样的最外平面，在该最外平面处布置半导体层(即掺杂层)，即，在n源极层3凸出在基极层4上面的情况下，它应是源极层3的表面(即朝向发射极电极2的那侧)。

取决于制造工艺，增强层的掺杂浓度沿深度方向可以是恒定的(例如在外延生长层的情况下)，或者增强层95可以具有靠近于基极层4的最大掺杂浓度，其朝向集电极侧27减小，以将掺杂浓度向下降低到漂移层5的掺杂浓度。最大增强层掺杂浓度可至少是漂移层5的(最大)掺杂浓度的20倍。

增强层95可以具有小于3μm或小于2μm或小于1.5μm的厚度(其应是增强层95在垂直于发射极侧22的方向上的延伸)。

在沟槽底部76处，布置了采用保护枕8形式的p掺杂保护层，使得它覆盖沟槽底部76。这意味着，沟槽底部76通过保护枕8与漂移层5分离。沟槽底部76和沟槽横向侧75之间的边缘也可以被保护枕8覆盖。与漂移层5相比保护枕8具有更高的最大掺杂浓度。保护枕8在深度方向上与低掺杂漂移层5接触，即，在与保护枕8与沟槽栅极电极7、7'接触的该侧相对的一侧上。保护枕8的最大掺杂浓度可以是1×10¹⁷cm^-3。

与漂移层5相比具有更高掺杂浓度的n掺杂等离子体增强层9、9'覆盖保护枕8和沟槽栅极电极7、7'之间的边缘区域。等离子体增强层具有最大等离子体增强层掺杂浓度。n掺杂浓度从最大等离子体增强层掺杂浓度朝向增强层95减小，并且n掺杂浓度从最大增强层掺杂浓度朝向等离子体增强层9、9'减小，使得n掺杂浓度在增强层95和等离子体增强层9、9'之间具有局部掺杂浓度最小值。增强层95和等离子体增强层9、9'可以通过这些层之间的局部掺杂浓度最小值彼此区分。通过漂移层5的低掺杂浓度和增强层95和等离子体增强层9、9'的较高掺杂浓度可以区分层9、9'、95与漂移层5。

在图1所示的器件中，等离子体增强层9仅覆盖保护枕8和增强层95之间的边缘。保护枕8接触在沟槽底部76下面的漂移层5。这在增强层95下面产生了等离子体增加，而没有增强层95的过高掺杂浓度的劣势。

最大增强层掺杂浓度可与最大等离子体增强层掺杂浓度相同。在另一实施例中，最大增强层掺杂浓度高于最大等离子体增强层掺杂浓度。它可能有2倍甚至2.5倍多高。备选地，有可能使等离子体增强层9、9'与增强层95相比具有更高的最大掺杂浓度。

在图14中，层的掺杂浓度被显示为沿图3的线a--a的深度方向(垂直于发射极侧22的方向)的掺杂分布图。该线示出供体nd-na(n掺杂)的净掺杂浓度和受体na-nd的净掺杂浓度。

增强层95和等离子体增强层9、9'能通过这两层之间的局部n掺杂浓度最小值来区分。从而，增强层95和等离子体增强层9、9'能通过这两层之间的掺杂浓度(在深度方向上)的局部最小值来区分，其中n掺杂浓度从局部最小值朝向发射极侧22上升到增强层95的最大掺杂浓度，并向更大深度上升到等离子体增强层9、9'的最大掺杂浓度。在示例性实施例中，局部掺杂浓度最小值不超过最大等离子体增强层掺杂浓度的一半。

图2示出如图1所示的发明的结构，但是在绝缘栅极双极晶体管1(igbt)中实现。在图2中，示出了两个沟槽栅极电极7、7'，在每个沟槽栅极电极7、7'的下面布置了保护枕8，其覆盖沟槽底部76，并且在每个保护枕8和沟槽栅极电极7、7'之间的边缘处布置了等离子体增强层9、9'。发明的结构当然也可以应用在仅具有一个沟槽栅极电极7的igbt(如图1中示例性示出的)上，但此外在集电极侧27上具有集电极层6。

在图2中，每个等离子体增强层9、9'覆盖保护枕8和沟槽栅极电极7、7'之间的边缘，在沟槽栅极电极7、7'处布置了等离子体增强层9、9'。布置在两个相邻沟槽栅极电极7、7'处并且彼此面对的等离子体增强层9、9'通过漂移层5与彼此分离。这意味着，在与发射极侧22平行的方向上，n掺杂浓度从一个等离子体增强层9的最大增强层掺杂浓度减小到漂移层5的掺杂浓度，并且再次上升到相邻等离子体增强层9'的最大增强层掺杂浓度，相邻等离子体增强层9'面对另一个等离子体增强层9。

在图2中，igbt1在集电极侧27上包括p掺杂集电极层6，其与漂移层5相比具有更高的掺杂浓度。如专家所熟知的，这种具有直接与集电极层6相邻布置的漂移层5的器件被称为非穿通功率半导体器件。从而，(n-)掺杂漂移层5与集电极层6接触，而在其间不具有第一传导类型的高掺杂层(也称为缓冲层)。在对于非穿通器件的阻断条件下的电场是三角形的，并且在漂移层5内停止。对于这种非穿通器件，空间电荷区域没有到达集电极层6。

图2中的发明的igbt包括多个沟槽栅极电极7、7'。在两个相邻的沟槽栅极电极7、7'之间，p基极层4从发射极侧22延伸到恒定深度。这意味着，p基极层4在与增强层95的结合处形成平坦平面。还有，增强层95在与漂移层5的交界处形成平坦平面。还有，最大增强层掺杂浓度位于在两个相邻的沟槽栅极电极7、7'之间的整个区上的相同深度，即，沿垂直于发射极侧22的方向上的掺杂分布图在两个沟槽栅极电极7、7'之间的增强层95的整个区上应相同。从而，每个增强层掺杂浓度分布图的局部最大掺杂浓度位于两个相邻沟槽栅极电极7、7'之间的整个区上的相同深度。对于扩散增强层95，最大增强层掺杂浓度位于靠近与基极层4的结合处，并且距与基极层4的pn结的距离恒定。

在图3中，示出了发明的igbt，其与图2中所示的器件的区别在于等离子体增强层9、9'围绕保护枕8，使得保护枕8与漂移层5分离。从而，在一个沟槽栅极电极7、7'处的等离子体增强层9、9'是覆盖保护枕8的连续层。p掺杂保护枕8的任何部分都不与低掺杂漂移层5直接接触。

在图4中，示出了igbt，其具有多个沟槽栅极电极7、7'(图中示出了两个)以及多个保护枕8和等离子体增强层9、9'，如已经针对图2所描述的。每个等离子体增强层9、9'覆盖保护枕8和沟槽栅极电极7、7'之间的边缘，在沟槽栅极电极7、7'处布置了等离子体增强层9、9'。布置在两个相邻沟槽栅极电极7、7'处并且彼此面对的等离子体增强层9、9'彼此连接。这意味着，在与发射极侧22平行的方向上，n掺杂浓度从一个等离子体增强层9的最大增强层掺杂浓度减小到比漂移5的掺杂浓度更高的掺杂浓度，并且再次上升到相邻等离子体增强层9'的最大增强层掺杂浓度，相邻等离子体增强层9'面对另一个等离子体增强层9。从而，两个相邻的等离子体增强层9、9'交叠，使得等离子体增强层9、9'在平行于发射极侧22的方向的掺杂浓度下降到局部最小掺杂浓度(对于交叠的等离子体增强层9、9'的局部最小掺杂浓度仍高于漂移层5的掺杂浓度)，其中局部最小掺杂浓度位于两个相邻的沟槽栅极电极7、7'之间的中点。

这种连接的等离子体增强层9、9'可以通过围绕保护枕8更远地扩散n掺杂剂和/或通过降低两个相邻的沟槽栅极电极7、7'的距离（即通过使单元尺寸小型化）来形成。

在图5中，示出了igbt，其除了图3中所示的器件之外还包括与漂移层6相比具有更高掺杂浓度的缓冲层55，漂移层6朝向集电极侧27布置在漂移层5上。包括这种缓冲层55的器件(该缓冲层55与恒定的低掺杂漂移层5相比具有更高的掺杂浓度，或者恒定的高掺杂、逐渐上升的掺杂浓度或者朝向集电极侧27稳定地、连续地增加的掺杂浓度)被称为穿通igbt。在较高的阻断电压下，在漂移层5和缓冲层55之间的边界处的电场将不会达到零。在缓冲层55中沿短距离，由于高掺杂浓度，电场然后急剧地减小到零。

具有保护枕结构8、等离子体增强层9、9'和增强层95的发明的结构能被集成到所有种类的igbt变体中，如反向传导igbt(图6)，其中在集电极侧27上放置集电极层6，并且在集电极层6横向上相同平面中布置n掺杂层57。从而，n掺杂层57与集电极层6交替。这种器件对于本领域专家是众所周知的。集电极层6和n掺杂层57可以包括彼此交替的多个p和n区域。

在另一实施例中，发明的结构可以被集成在mosfet(金属氧化物半导体场效应晶体管)中。在发明的mosfet中，n掺杂层55(也可以被称为mosfet的漏极层)邻接集电极电极25(图7)。

对于所有发明的器件，第一和第二绝缘层72、74可以由绝缘材料制成，其中如金属氧化物(示例性地二氧化硅)的电介质也应被视为绝缘层。覆盖的第二绝缘层74也能被制成为不同绝缘层的堆叠。在绝缘层是金属氧化物层的情况下，上述沟道被称为mos沟道(金属氧化物半导体)，而在其它方面(绝缘层72、74由另一种绝缘材料制成)沟道也可被称为mis沟道(金属绝缘体半导体)。作为用于栅极层70的材料，可以使用任何适当的导电材料，如金属或多晶硅。为了此专利申请的目的，misfet也应被理解为是mosfet，其从而应被解释为对于mosfet和misfet的总称。

mos沟道沿沟槽栅极电极7、7'的横向侧从源极层3经由基极层4到漂移层5是可形成的。基极层4确实并且必须在横向侧延伸到沟槽栅极电极的绝缘层72，以便使沟道是可形成的。在接通器件时，施加栅极电压，通过其基极层沿沟槽栅极电极的横向侧形成反型层。沟槽栅极电极7、7'是有源栅极，在此处在接通期间mos沟道是可形成的。

为了制造发明的绝缘栅极功率半导体器件，执行如下步骤以便在发射极侧22上产生层。

在步骤(a)中，提供具有第一侧23和与第一侧23相对的第二侧28的(n-)掺杂衬底10(图8)。衬底10可以基于硅制成。在最终化的器件中具有未变更的掺杂浓度的这种衬底部分形成漂移层5。第一侧23在最终化的器件中形成发射极侧22，并且第二侧28形成集电极侧27。

在步骤(b)中，形成n掺杂增强层95，其在最终化的器件中将基极层4与漂移层5分离。为了形成增强层95，在第一侧23上施加n掺杂剂。n掺杂剂被扩散到衬底10中。增强层95可以在形成基极层4之前被形成，或者它也可以与基极层4同时或晚于基极层4而被形成(例如通过使用比p掺杂剂扩散更快的n掺杂剂)。示例性地，增强层95被形成为毗连层。增强层95径直地布置在基极层4下面，使得它将基极层4与漂移层5分离。

在步骤(b)中，在第一侧23上还形成p掺杂的基极层4和n掺杂的源极层3(与漂移层5相比具有更高的掺杂浓度)。为了形成基极层4，在第一侧23上施加p掺杂剂。p掺杂剂被扩散到衬底10中。然后，在第一侧23上将n型掺杂剂注入到衬底10中并退火以便产生源极层3。此后，可以执行蚀刻步骤，通过该步骤在两个栅极电极7之间的中心区域中移除材料到一定深度，其中基极层4的p掺杂剂在实现从发射极电极2到基极层4的接触中占优势。

此步骤可以在步骤(d)、(e)、(h)和(i)之后，即在已经产生了保护枕8和等离子体增强层9、9'之后被执行，但是还有可能在任何其它适当的制造步骤，例如在步骤(c)产生凹槽之前，产生基极层4、源极层3和增强层95。示例性地，在基极层4之后产生源极层3。

在如下附图中所示的制造方法步骤中，没有示出源极层3、基极层4和增强层95，但是它们可能已经被形成(如图1至7所示)。

如图9中所示，在步骤(c)，在第一侧23上将凹槽80形成在衬底10中直到凹槽深度，其对应于最终化的器件中的沟槽深度77。示例性地，在第一侧23上施加硬掩模，并且然后通过掩模蚀刻凹槽来形成沟槽凹槽。氧化步骤可以在蚀刻之后被执行。凹槽80具有垂直于第一侧23的横向侧83和平行于第一侧23的凹槽底部84。

在步骤(h)中，在第一侧23上注入n掺杂剂，使得在凹槽底部84处施加n掺杂剂(图10)。如果之前已经施加了掩模和氧化物层，则这些层防止掺杂剂进入第一侧表面(即，除了凹槽80中的区之外还有的其它部分)上的半导体材料中。在第一侧23上形成发射极电极2之前移除掩模和氧化物层。

此后，在用于形成等离子体增强层9、9'的步骤(i)中，执行加热步骤，通过该加热步骤，n掺杂剂扩散到衬底10中(图11)。产生n掺杂分布图，其从最大掺杂浓度(在凹槽底部)朝向第一侧23(并且当然也朝向第二侧28和横向侧)减小。

示例性地，从凹槽80横向地，即在平行于发射极侧22的平面中，增强层95的掺杂浓度由于通过在发射极侧22上施加例如注入掺杂剂来产生增强层95而示例性地是恒定的(对于平行于第一侧23的平面是恒定的，但是对于更大的深度从第一侧23减小)，而等离子体增强层9、9'具有靠近与保护枕8的结合处的掺杂浓度最大值，其由于n掺杂剂被施加在沟槽凹槽80中并且通过n掺杂浓度的扩散而向横向侧减小，使得n掺杂浓度随着距n掺杂剂源极的距离增大而减小。

从而，形成增强层95和等离子体增强层9、9'，使得n掺杂浓度从最大增强层掺杂浓度朝向等离子体增强层9、9'减小，并且n掺杂浓度从最大等离子体增强层掺杂浓度朝向增强层95减小，使得n掺杂浓度在增强层95和等离子体增强层9、9'之间具有局部掺杂浓度最小值。

此后，在步骤(d)中，在步骤(h)和(i)之后，在凹槽底部84处注入p掺杂剂(图12)。

在步骤(e)中，通过扩散p掺杂剂形成保护枕8，使得保护枕8覆盖凹槽底部84(图13)，并且示例性地还有在沟槽底部76和沟槽横向侧75之间的沟槽的边缘，但是在保护枕8和沟槽栅极电极7、7'之间的边缘区域处保留等离子体增强层9、9'的n掺杂剂。覆盖凹槽底部84应意味着，保护枕从第二侧28覆盖凹槽底部80。

在步骤(e)之后的步骤(f)中，在凹槽80中形成第一电绝缘栅极层72。然后用导电材料填充凹槽80，由此形成栅极层70，使得第一电绝缘栅极层72将栅极层70与漂移层5、基极层4、源极层3、增强层95和等离子体增强层9、9'分离。从而，形成沟槽栅极电极7、7'，其包括栅极层70和第一绝缘层72，其中沟槽栅极电极7在平行于发射极侧22的平面中与基极层4横向布置。沟槽栅极电极7、7'具有沟槽底部76和沟槽横向侧75。此步骤f)可以在步骤(b)之前或之后被执行。还有可能仅部分地产生栅极电极(即，形成第一绝缘层72(例如以氧化物层的形式))，并且此后执行用于产生等离子体增强层9、9'和/或保护枕8的步骤(步骤(d)/(e)和/或(h)/(i))，并且此后产生栅极层70。这意味着，步骤(f)能被分成两个步骤，其中另一个制造步骤(步骤(b)和/或步骤(d)/(e)和/或(h)/(i))在产生第一绝缘层72和栅极层70之间执行。

此后，在步骤(g)中，在第一侧23上形成发射极电极2，其与基极层4和源极层3接触。

在第二侧28上，为了产生igbt，可以施加(例如注入)p型掺杂剂并退火以便产生集电极层6，并且可选地施加n掺杂剂并退火以便产生缓冲层55。这些步骤也可以在任何适当的制造步骤被执行。

为了产生mosfet，可以施加(例如注入)n掺杂剂以便产生漏极层55。

此后，在第二侧28上形成集电极电极25，其接触第二侧28上的掺杂层(即，对于igbt的集电极层或对于mosfet的漏极层)。

为了在步骤(b)形成增强层95并且在步骤(h)和(i)形成等离子体增强层9、9'，可以执行该工艺，使得在最终化的器件中最大增强层掺杂浓度高于最大等离子体增强层掺杂浓度(例如，通过选择用于产生层的剂量和/或扩散参数)。在最终化的器件中最大增强层掺杂浓度可以至少是最大等离子体增强层掺杂浓度的两倍高。

在另一备选实施例中，增强层8和等离子体增强层9、9'的最大掺杂浓度可以是相同的。

在步骤(b)中可形成增强层9，并且在步骤(h)和(i)中可形成等离子体增强层9、9'，使得在最终化的器件中局部掺杂浓度最小值至多是等离子体增强层9、9'的最大掺杂浓度的一半。

沟槽栅极电极7和器件的集电极侧27上的层可以通过专家熟知的方法制成(例如，如在本申请中在现有技术部分针对ep0795911a2所描述的)，并且最后，在衬底10中已经产生了所有层之后，在衬底的两侧上施加电极2、25作为金属层。

这些示例不应限制本发明的范围。上面提到的设计和布置只是对于一个或多个保护枕的任何种类的可能的设计和布置的示例。

在另一实施例中，切换传导类型，即，第一传导类型的所有层都是p型(例如漂移层5、源极层3)，并且第二传导类型的所有层都是n型(例如基极层4、集电极层6)。

应注意，术语“包括”不排除其它元件或步骤，并且不定冠词“一”或“一个”不排除复数。还可以组合关联于不同实施例而描述的元件。还应注意，权利要求书中的参考标记不应被理解为限制权利要求书的范围。

本领域技术人员将理解，在不脱离本发明的精神或实质特征的情况下，本发明能以其它特定形式而被体现。目前公开的实施例因此在所有方面都被视为是说明性的而不是约束性的。本发明的范围由所附权利要求书而不是前面的描述来指示，并且属于该含义和范围及其等价物的所有改变都意图被涵盖其中。

参考列表

1发明的igbt

10衬底

2发射极电极

22发射极侧

23第一侧

25集电极电极

27集电极侧

28第二侧

3源极层

4基极层

5漂移层

55缓冲层

6集电极层

7、7'沟槽栅极电极

70栅极层

72第一绝缘层

74第二绝缘层

75沟槽横向侧

76沟槽底部

77沟槽深度

8保护枕

80凹槽

83横向侧

84凹槽底部

9、9'保护枕

95增强层

97增强层深度。