技术特征：
技术总结
本公开涉及一种能够进一步减小芯片尺寸的固态成像器件、固态成像器件的制造方法以及电子设备。所述固态成像器件包括：半导体基板，所述半导体基板设有像素区域，在所述像素区域上多个像素以平面方式配置；配线层，所述配线层层叠在所述半导体基板上并且设有与多个所述像素连接的配线；和支撑基板，所述支撑基板接合到所述配线层并且支撑所述半导体基板。用于电连接到外部的多个电极焊盘配置在所述配线层中的在所述半导体基板的平面图中与所述像素区域重叠的位置处，以及在所述支撑基板中的与多个所述电极焊盘相对应的位置处设有贯通孔。例如，本技术可以适用于晶圆级CSP中的背面照射型CMOS图像传感器。
技术研发人员：驹井尚纪
受保护的技术使用者：索尼半导体解决方案公司
技术研发日：2017.08.25
技术公布日：2019.04.02