本公开涉及像素单元及其制造方法以及成像装置。
背景技术：
图像传感器可用于对辐射(例如，光辐射，包括但不限于可见光、红外线、紫外线等)进行感测，从而生成对应的电子信号。它被广泛地应用在数码相机和其他电子光学设备中。
在图像传感器(特别是cmos图像传感器(cis)产品中，暗电流是一个主要性能参数。而暗电流主要发生在硅表面，由缺陷、悬挂键、位错或者金属沾污造成。
目前防止表面暗电流发生的主要方式采用p型杂质的掺杂来形成钉扎光电二极管(ppd，pinnedphotodiode)，以将硅表面与ppd下的主光电二极管(pd)进行隔离。但掺杂的方式有不利的作用，即离子注入会导致产生耗尽层，该耗尽层会降低pd的满阱容量(fullwellcapacity)。
因此，需要提出一种新的技术来解决上述现有技术中的一个或多个问题。
技术实现要素：
本公开的一些实施例的一个目的是提供一种新颖的技术，以在抑制暗电流的同时减少对满阱容量的影响，从而提供成像质量。
本公开的实施例的另一个目的是提供一种新颖的像素单元及其制造方法以及包含所述像素单元的成像装置。
根据本公开的一个方面，提供了一种像素单元，其包括：
衬底，包括用于光电器件的第一部分和用于与所述光电器件耦合的晶体管的第二部分，其中
所述第一部分在所述衬底表面处具有第一表面，并且所述第一部分包括第一掺杂区；
所述第二部分包括：
沟道形成区，与所述第一掺杂区相邻，所述沟道形成区的导电类型与所述第一掺杂区的导电类型相反，以及
与沟道形成区相邻的第二掺杂区；
在所述衬底之上且至少覆盖所述第一表面的至少一部分的调节绝缘层；以及
至少在所述第一表面的所述至少一部分之上的调节电极层，所述调节绝缘层插入在二者之间。
根据本公开另一方面，提供了一种成像装置，其包括根据上面所述的以及下面将更详细说明的任意实施例的像素单元。
根据本公开另一方面，提供了一种制造像素单元的方法，其包括：提供衬底，所述衬底包括用于在其中形成晶体管的沟道的沟道形成区以及用于在其中形成光电器件的第一区域；在所述衬底上形成栅极结构和伪栅极结构，所述栅极结构包括在所述沟道形成区之上的第一绝缘层以及在所述第一绝缘层之上的栅极，所述伪栅极结构包括在所述第一区域的上表面的至少一部分之上的第二绝缘层以及在所述第二绝缘层之上的伪栅极；在衬底上形成第三绝缘层，所述第三绝缘层至少使得所述伪栅极的上表面露出；去除所述伪栅极，以形成露出所述第二绝缘层的至少一部分的开口；；以及形成导电材料层，以填充所述开口。
根据本公开另一方面，提供了一种制造像素单元的方法，其包括：
提供衬底，所述衬底包括：
用于光电器件的第一部分，其中所述第一部分在所述衬底表面处具有第一表面，并且所述第一部分包括第一掺杂区；
用于与所述光电器件耦合的晶体管的第二部分，所述第二部分包括：
沟道形成区，与所述第一掺杂区相邻，所述沟道形成区的导电类型与所述第一掺杂区的导电类型相反，以及
与沟道形成区相邻的第二掺杂区；以及
在所述沟道形成区之上的栅极结构；以及
在衬底上形成第三绝缘层，所述第三绝缘层具有使得所述第一区域的上表面的至少一部分露出的开口；
形成调节绝缘层，所述调节绝缘层层至少覆盖所述第一区域的上表面的所述至少一部分；以及
在所述调节绝缘层上形成导电材料层，以填充所述开口。
根据本公开的实施例，还可以提供可调节的硅表面的电子势垒，降低电子在硅表面进行能级跃迁从而形成暗电流的发生几率，从而进一步抑制暗电流，改善图像质量。另外，根据本公开的实施例，还可以例如通过在调节调节电极提供电位(例如负电位)来在衬底表面形成感应电荷(例如，空穴)，从而来进一步降低暗电流，提供成像质量。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1a和1b分别示出根据本公开一个实施例的像素单元的示意性截面图；
图2a和2b分别示出根据本公开一个实施例的像素单元的示意性截面图；
图3示出根据本公开一个实施例的像素单元的制造方法的示例流程图；
图4a至4g示出与图3所示的方法的部分步骤对应的像素单元的示意性截面图；
图5示出根据本公开另一个实施例的像素单元的制造方法的示例流程图；
图6a至6e示出与图5所示的方法的部分步骤对应的像素单元的示意性截面图；
图7a-7d示出根据另一实施例的制造方法的部分步骤对应的像素单元的示意性截面图；
图8a-8f示出了根据另一实施例的制造方法的部分步骤对应的像素单元的示意性截面图；以及
图9a至9h示出根据本公开一个实施例的制造方法的部分步骤对应的像素单元的示意性截面图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。另外，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
还应理解，以下对至少一个示例性实施例的描述仅仅是说明性的，并非是对本公开及其应用或使用的任何限制。
图1a和1b分别示出根据本公开一个实施例的像素单元的示意性截面图。如从下面的说明将容易了解的，像素单元可以包括光电器件(例如，光电二极管)以及与光电器件耦接的晶体管。
如图1a所示，像素单元100a可以包括衬底101。衬底101可以包括用于光电器件的第一部分103和用于与光电器件耦合的晶体管的第二部分105。第一部分103和第二部分105各自可以包括多个部分(或子部分)，其以103或105附加数字的方式来指示。
衬底101的材料的示例可以包括但不限于一元半导体材料(诸如，硅或锗等)、化合物半导体材料(诸如碳化硅、硅锗、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)或其组合。对于衬底101没有特别的限制，只要其适于在其中形成用于感测辐射(例如，光)的器件(例如，光电二极管)即可。
第一部分103可以包括第一掺杂区1031。第一部分103在衬底101的表面处具有第一表面1039(图4a)。如下面将进一步说明的，在不同的实施例中，第一部分可以具有其他的或者替代的子部分。在一个具体示例中，衬底的导电类型可以为第一导电类型(例如，p型)，而第一掺杂区的导电类型可以为与第一导电类型相反的导电类型(例如，n型)；本公开的实施例不限于此。
第二部分105可以包括沟道形成区1051。晶体管在工作时，将在沟道形成区中形成沟道。沟道形成区1051与第一掺杂区1031相邻。沟道形成区1051的导电类型可以设置为与所述第一掺杂区的导电类型相反。
第二部分105还包括与沟道形成区1051相邻的第二掺杂区1052。第二掺杂区1052的导电类型可以与第一掺杂区1031相同。这里，第二掺杂区1052可以用于形成浮置二极管(floatingdiode，fd)，例如与阱区113。
这里，第一掺杂区可以作为所述晶体管的源极区和漏极区中的一个。第二掺杂区可以作为所述晶体管的源极区和漏极区中的另一个。
像素单元100a还包括在所述衬底之上且至少覆盖所述第一表面的至少一部分的调节绝缘层。
在一种实现方式中，调节绝缘层可以包括在第一表面之上的第一层110。第一层110可以由作为非高k材料的电介质材料形成，例如但不限于，硅的氧化物、硅的氮化物或者硅的氮氧化物等。
在某些实现方式中，调节绝缘层还可以包括在第一层110之上的第二层109。第二层109可以由高k材料形成，优选地由包含金属元素的高k材料形成。所述包含金属元素的高k材料的例子包括(但不限于)：氧化铪(hfo)、氧化铝(alxoy)、氧化铝铪(hfalo)等。由高k材料形成的所述第二层可以与所述第一表面1039的至少一部分重叠。
尽管这里举出了包含金属元素的高k材料(也称作高k介质)作为适用于调节绝缘层的材料，但应该理解，本发明不限于此，只要所采用的用于调节绝缘层的材料能够有利地调节衬底的表面电势和/或改善表面态等即可。另外，在考虑用于调节绝缘层的材料时，还需考虑其与像素单元(以及其他的相关电路、部件、元件、器件(如果有的话)等)的制造工艺的兼容性。还需要说明的是，“高k材料”是相关领域的常用术语，一般地，是指介电常数高于二氧化硅的介电常数的介质。在本文中，术语“高k材料”具有相关领域下的通常含义。
通过在衬底的所述第一表面或其部分之上形成调节绝缘层，可以对所述第一表面(或者说，对调节绝缘层和衬底(第一部分)之间的界面)进行调节，例如调节衬底表面的表面电势和/或改善表面态等。因此，可以降低了自由电荷的移动，并可以减少衬底表面生成的自由电荷，从而降低暗电流。
像素单元100a还可以包括调节电极层111。调节电极层111至少在所述第一表面的所述至少一部分之上，所述调节绝缘层插入在所述第一表面的所述至少一部分和所述调节电极层111之间。调节电极层111可以由适当的导电材料(诸如，掺杂的多晶硅或金属等)形成。通过对调节电极层施加适当的电位(例如负电位)，可以进一步降低暗电流。
另外，如图1a所示，第一部分103还可以包括在第一掺杂区1031之下的第三掺杂区1033。第一掺杂区1031的导电类型与所述第三掺杂区1033的导电类型相同。在一些实现方式中，第一掺杂区1031可以是例如n+型，而第三掺杂区1033可以例如是n-型。
像素单元100a还可以包括在沟道形成区1051之上的栅极结构。如图1a所示，栅极结构可以包括：在所述沟道形成区1051之上的栅极绝缘层106；在所述栅极绝缘层106之上的栅极108；以及用于栅极的隔离物107。同样地，隔离物107可以包括一层或多层，例如可以包括隔离物1071和外侧的隔离区1073，如图1a所示。另外，尽管这里隔离物107被示出为在栅极绝缘层106或绝缘层121之上，但本发明不限于此。
在一些实施例中，第一层110和栅极绝缘层106可以利用相同的材料和工艺同时地或不同时地形成。本公开不限于此，在其他实施例中，二者可以由不同材料和不同工艺形成。
在图1a和1b所示的示例中，栅极108可以包括栅电极1081以及在栅电极1081与栅极绝缘层109和间隔物107之间的缓冲层1083。在这样的示例中，栅电极1081可以是金属，例如铜。在其他的示例中，例如如图2b所示，栅极结构中也可以不存在该缓冲层。用于栅极(或栅电极)的材料可以包括例如金属、掺杂的多晶硅等。
另外，图1a还示意性地示出了像素隔离115、像素阱区113以及sub掺杂区117。像素隔离115可以用于将一个像素(例如，红(r)、绿(g)、蓝(b)像素)与另一个像素隔离。可选地，可以提供像素阱区，以提供用于形成像素的构成元件(例如，晶体管)的阱区。可选地，可以提供sub掺杂区117以用于，例如，将光电二极管(一端)连接到参考地位(例如，地)。
图1b示出根据本公开另一个实施例的像素单元100b的示意性截面图。像素单元100b与图1a所示的像素单元100a的不同之处主要在于调节绝缘层。像素单元100b与像素单元100a相同的部件被标示以相同的附图标记，上面就像素单元100a的相同部件的说明可以同样适用于像素单元100b的部件，因此这里不再对其重复说明。
如图1b所示，调节绝缘层可以包括在第一表面之上的第一层110。第一层110可以由作为非高k材料的电介质材料形成，例如但不限于，硅的氧化物、硅的氮化物或者硅的氮氧化物等。调节绝缘层还可以包括在第一层110之上的第二层109。第二层109可以包括在第一层110之上的底部部分以及在底部部分两侧从底部部分向上延伸的侧壁部分。
像素单元100b还可以包括第三绝缘层119。第三绝缘层119可以覆盖衬底的表面。尽管在图1b中，第三绝缘层119还被示出为覆盖第一表面的一部分，然而本公开并不限于此。在第一层110覆盖整个第一表面的情况下，第三绝缘层119可以不与第一表面接触。第三绝缘层119可以包括开口(见图4d的406)。第三绝缘层119可以包括开口(见图4d的406)。根据不同的实施例，开口406可以露出伪栅极403的上表面，并使得可以去除伪栅极以露出第一层110的至少一部分4061(见图4d)。第二层(势垒绝缘层)109可以形成在开口406的侧壁和所述第一层的所述至少一部分4061上。势垒绝缘层109可以由包含金属的高k材料形成。调节电极层111可以形成在所述势垒绝缘层109上，以填充所述开口，如图2b和4g所示。
调节绝缘层还可以包括位于开口外侧的隔离物107。在一个示例中，隔离物107可以包括偏移隔离物1071和位于偏移隔离物外侧的侧墙隔离物1073。根据不同实施例，第一层110可以包括在隔离物107下的部分。与绝缘侧110或绝缘层109关联地设置的隔离物可以被称为伪隔离物。在图中所示的实施例中，第三绝缘膜119设置在伪隔离物外侧。绝缘膜119可以形成在衬底的表面上。在某些实施例中，用于栅极的隔离物可以与用于伪栅极的隔离物交迭。
图2a和2b分别示出根据本公开另一个实施例的像素单元的示意性截面图。
图2a所示的像素单元200a的结构与图1b所示的像素单元100b的不同之处在于掺杂区的配置。像素单元200a与像素单元100a和100b相同的部件被标示以相同的附图标记，上面就像素单元100a和100b的相同部件的说明可以同样适用于像素单元200a的部件，因此这里不再对其重复说明。
如图2a所示，第一部分103可以包括第一掺杂区1031。第一部分103在衬底101的表面处具有第一表面1039(例如，见图4a)。在一个具体示例中，衬底的导电类型可以为第一导电类型(例如，p型)，而第一掺杂区的导电类型可以为与第一导电类型相反的导电类型(例如，n型)；本公开的实施例不限于此。
如图2a所示，第一部分103还可以包括：在第一掺杂区1031之下的第三掺杂区1033，以及在第一掺杂区1031之上的第四掺杂区1035。第一掺杂区的导电类型与所述第三掺杂区的导电类型相同，但与第四掺杂区的导电类型相反。本领域技术人员将理解，所述第三掺杂区可以与其所处的衬底或阱区形成光电二极管(pd，也称为深pd)。优选地，第一掺杂区与第三掺杂区彼此邻接。而所述第一掺杂区和所述第四掺杂区也可以形成光电二极管(也称为钉扎光电二极管(ppd)。提供第四掺杂区可以将衬底(例如，硅衬底)表面与pd进行隔离，从而降低衬底表面的缺陷和表面态等的影响，降低暗电流。
在一些实现方式中，第一部分103还可以包括第五掺杂区1037。第五掺杂区1037位于第一掺杂区1031之上，并在第四掺杂区1035和沟道形成区1051之间。第五掺杂区1037与所述第四掺杂区导电类型相同，但掺杂浓度可以不同。
这里顺带提及，由于pd(或者pd的结)往往被设置为远离衬底表面(在有或没有ppd的情况下都可以如此)，因此在本领域中，往往可以示意性地将pd示出为离开衬底表面，如图2b所示。另外，在本领域中，往往可以示意性地以fd来指示第二掺杂区1052及其所形成的二极管，也如图2b所示。这样的简略示意图并不会影响本领域技术人员对这样的图所公开的技术的理解。
图2b示意性地示出根据本公开另一个实施例的像素单元200b的简略截面图。像素单元200b的衬底中所形成的结构可以与像素单元100a、100b或200a的衬底中所形成的结构基本相同；因此，这里省略对其说明，并为了图示的简要清楚，仅简略地示出了其中的pd和fd。
在图2b所示的实施例中，调节绝缘层包括在第一部分的表面(第一表面)之上的第一层110。第一层110可以由非高k材料的电介质材料形成。在一个实施例中，调节绝缘层还可以包括在所述第一层之上形成的高k材料层，所述高k材料包含金属元素。在一些实现方式中，第一层110可以覆盖衬底的表面和栅极结构的表面。在图2b所示的示例中，第一层110被平坦化，使得栅极108的顶部露出。
像素单元200b还包括在衬底之上的绝缘层119。在绝缘层119中可以形成有开口(见图6b的600)。开口600可以露出第一表面1039的至少一部分6001(见图6b)。调节绝缘层可以包括第一层110和和势垒绝缘层109。调节绝缘层可以形成在开口600的侧壁和所述第一表面的所述至少一部分6001上。换而言之，如图2b中所示，第一层110可以具有在所述第一表面的所述至少一部分6001之上的底部部分以及从所述底部部分向上延伸的侧壁部分。第二层109可以具有与第一层110的底部部分邻接的底部部分，以及从该底部部分向上延伸的侧壁部分。势垒绝缘层109可以由包含金属的高k材料形成。调节电极层111形成在所述势垒绝缘层上，以填充所述开口。
与图1b和图2a所示的像素单元相比，像素单元200b不包括如图1b和图2a所示的位于开口外侧的隔离物107。
图2b中还示出了包括栅极108的栅极结构。上面就图1a、1b和2a中的栅极结构所描述的内容可以同样地适用于此。
图3示出根据本公开一个实施例的像素单元的制造方法的示例流程图。图4a至4g示出与图3所示的方法的部分步骤对应的像素单元的示意性截面图。下面结合图3和图4a至4g进行说明。
如图3所示，在步骤s310，提供衬底101。衬底101可以包括用于在其中形成晶体管的沟道的沟道形成区1051以及用于在其中形成光电器件的第一区域103，如图4a所示。
在步骤s320，在衬底101上形成栅极结构和伪栅极结构，如图4b所示。所述栅极结构可以包括在沟道形成区1051之上的第一绝缘层106以及在第一绝缘层之上的栅极108。所述伪栅极结构可以包括在第一区域103的上表面的至少一部分之上的第二绝缘层401以及在第二绝缘层之上的伪栅极403。这里，伪栅极403可以由例如但不限于多晶硅形成。所述栅极结构还包括用于所述栅极的第一隔离物107，所述伪栅极结构还包括用于所述伪栅极的第二隔离物107。所述第二隔离物在所述开口的外侧，如图4b所示。
图4b中还示出了如图1a和1b所示的各种掺杂区等。本领域技术人员将容易理解，这些掺杂区中的一些可以在形成栅极结构和伪栅极结构之前形成，例如阱区113、像素隔离115等。这些掺杂区中的另一些可以在形成栅极结构和伪栅极结构之后形成，例如，第一掺杂区1031、第二掺杂区1052、第三掺杂区1033、sub掺杂区117等。本公开不限于此。由于形成这些掺杂区并非是本发明所关注的，因此这里不再就技术的细节进行进一步探讨。本领域技术人员基于本申请的公开可以容易地知道采用适合的已知的或未来开发的技术或工艺来形成这些掺杂区。
回到图3，在步骤s330，在衬底上形成第三绝缘层119。所述第三绝缘层可以被配置为至少使所述伪栅极的上表面露出。这里，第三绝缘层119被配置为使得所述栅极108和所述伪栅极403的上表面露出，如图4c所示。
在步骤s340，去除所述伪栅极403，以形成露出其下的第二绝缘层401的至少一部分4061的开口406。在一个具体实现中，可以在第三绝缘层119和栅极结构以及伪栅极结构的露出的表面上形成图案化的掩模(例如，硬掩模或者光致抗蚀剂(pr))405，如图4d所示；并进行蚀刻，以去除伪栅极403，从而形成所述开口406。之后，掩模可以被去除；或者，合适时，也可以保留掩模(例如硬掩模)。
在步骤s350，可选地，形成高k材料层407。所述高k材料层至少覆盖所述开口406的侧壁以及所述第二绝缘层401的所述至少一部分4061，如图4e所示。高k材料层407可以由包含金属元素的高k材料形成。
优选地，取决于制造像素单元的工艺流程，可以将高k材料层407的形成步骤设置在高温步骤之前，例如设置在用于激活杂质的退火步骤之前，以避免高k材料中的金属元素的扩散。在某些情况下，考虑到像素单元以及必要的逻辑单元，用于激活杂质的退火步骤可能在大约1000摄氏度或更高温度下进行。但应理解，这并非是限制性的。例如，在采用快速热退火(rta)的情况下，高k材料中的金属元素的扩散可能是可以接受的。
在一些实现方式中，方法还可以包括步骤s360，在该步骤中，在高k材料层407上形成导电材料409，以填充所述开口406，如图4f所示。
另外，方法还可以包括步骤s370，在该步骤中，进行平坦化处理，以使得处于所述开口中的所述高k材料层和导电材料被保留，如图4g所示。保留在所述开口中的所述高k材料层和导电材料形成前述的势垒绝缘层109和调节电极层111。
在一个实现方式中，所述方法还可以包括：在衬底上形成第三绝缘层119之前，在第一区域103中形成第一掺杂区1031。第一掺杂区1031与沟道形成区1051相邻，但导电类型相反。
在一个实现方式中，所述方法还可以包括：在衬底上形成第三绝缘层119之前，在衬底101中形成第二掺杂区1052。第二掺杂区1052与沟道形成区1051相邻，但导电类型相反。
在一个实现方式中，所述方法还可以包括：在衬底上形成第三绝缘层119之前，在第一区域103中形成第三掺杂区1033。第三掺杂区在第一掺杂区之下，导电类型与第一掺杂区相同。
在一个实现方式中，所述栅极结构还包括用于所述栅极的第一隔离物107，所述伪栅极结构还包括用于所述伪栅极的第二隔离物107。所述第二隔离物在所述开口的外侧，如图4d所示。
图5示出根据本公开另一个实施例的像素单元的制造方法的示例流程图。图6a至6e示意性地示出与图5所示的方法的部分步骤对应的像素单元的简略截面图(与图2b的简略截面图类似)。下面结合图5和图6a至6e进行说明。
如图5所示，在步骤s510，提供衬底101。如图6a所示，衬底101可以包括用于光电器件(例如，pd)的第一部分以及用于与光电器件耦合的晶体管的第二部分。图6a中与图2b中类似地示出了衬底101的简略截面图。类似地，图1a、1b和2a中所示的实施例以及其他实施例中衬底中的类似结构或布局都可以适用于此。图6a还示意性地示出了可选的第四掺杂区1035。
因此，应理解，尽管在图6a-6e未明确示出，但如前面的附图所示出并说明的，可以得到以下内容。例如，第一部分在衬底表面处可以具有第一表面。第一部分可以包括第一掺杂区。第二部分可以包括：沟道形成区，与第一掺杂区相邻，沟道形成区的导电类型与第一掺杂区的导电类型相反，以及与沟道形成区相邻的第二掺杂区。
所述衬底还可以包括在沟道形成区之上的栅极结构，如图6a所示。根据一些实施例，所述栅极结构可以包括在沟道形成区1051之上的第一绝缘层106以及在第一绝缘层之上的栅极108。所述栅极结构还可以包括用于栅极的隔离物。
在步骤s520，在衬底上形成图案化的第三绝缘层119，所述第三绝缘层具有使得所述第一区域的上表面的所述至少一部分6001露出的开口600，如图6b所示。也就是说，第三绝缘层119在开口600的外侧。
在步骤s530，形成调节绝缘层601。所述调节绝缘层601至少覆盖所述开口600的侧壁以及所述第一区域的上表面的所述至少一部分6001，如图6c所示。在一些实现方式中，调节绝缘层601可以由包括一层或多层绝缘材料。例如，调节绝缘层601可以包括由非高k材料的绝缘材料形成的层以及由包含金属元素的高k材料形成的层。在图6c所示的示例中，所述调节绝缘层601还覆盖第三绝缘层119以及栅极结构的露出的上表面。
在一些实现方式中，方法还可以包括步骤s540，在该步骤中，在调节绝缘层601上形成导电材料605，以填充所述开口600，如图6d所示。
另外，方法还可以包括步骤s550，在该步骤中，进行平坦化处理，以使得处于所述开口中的所述调节绝缘层和导电材料被保留，如图6e所示。保留在所述开口中的所述调节绝缘层和导电材料形成前述的势垒绝缘层109和调节电极层111。
在一些实现方式中，所述第一部分还可以包括在第一掺杂区之下的第三掺杂区，其中，所述第一掺杂区的导电类型与所述第三掺杂区的导电类型相同。
在一些实现方式中，所述方法还可以包括：在所述第一部分中，形成第四掺杂区，所述第四掺杂区在第一掺杂区之上。所述第一掺杂区的导电类型可以与所述第四掺杂区的导电类型相反。
在一些实现方式中，所述方法还可以包括：在所述第一部分中形成第五掺杂区。所述第五掺杂区可以位于所述第一掺杂区之上并在所述第四掺杂区和所述沟道形成区之间。所述第五掺杂区与所述第四掺杂区导电类型相同，但掺杂浓度可以不同。
图7a-7d示出了根据本公开一个变型实施例的像素单元的制造方法的的部分步骤对应的像素单元的简略截面图。
如图7a所示，提供衬底101。图7a所示的结构可以与图6a所示的一样的，因此这里省略对其详细说明。
接着，如图7b所示，在衬底上形成图案化的第三绝缘层119。所述第三绝缘层具有使得所述第一区域的上表面的所述至少一部分6001露出的开口600。
之后，如图7c所示，形成调节绝缘层601。调节绝缘层601覆盖所述第一区域的上表面的所述至少一部分6001。在一些实现方式中，调节绝缘层601可以由例如硅的氧化物形成，例如可以通过例如热氧化等任何适当工艺来形成。
之后，如图7d所示，在调节绝缘层601上形成导电材料605，以填充所述开口600。
同样地，方法还可以包括进行平坦化处理，以使得处于所述开口中的所述调节绝缘层和导电材料被保留。
上面就图6a至6e所描述的内容(包括材料、工艺、步骤等等)可以同样地或适当地应用于此，因此这里省略了对其重复说明。
图8a-8f示出了根据本公开又一变型实施例的像素单元的制造方法的的部分步骤对应的像素单元的简略截面图。
如图8a所示，提供衬底101。图8a所示的结构可以与图6a所示的一样的，因此这里省略对其详细说明。
接着，如图8b所示，在衬底上形成图案化的第三绝缘层119。所述第三绝缘层具有使得所述第一区域的上表面的所述至少一部分6001露出的开口600。
之后，如图8c所示，形成第一绝缘层601。第一绝缘层601覆盖所述第一区域的上表面的所述至少一部分6001。在一些实现方式中，第一绝缘层601可以由例如硅的氧化物形成，例如可以通过例如热氧化等任何适当工艺来形成。
之后，如图8d所示，形成第二绝缘层603。第二绝缘层603可以由包含金属元素的高k材料形成。第二绝缘层603可以通过例如pvd或溅射等工艺形成。第二绝缘层603可以被形成为至少覆盖第一绝缘层601和开口600的未被第一绝缘层覆盖的表面上。第二绝缘层603可以具有与第一绝缘层601邻接的底部部分以及从底部部分向上延伸的侧壁部分。如图8d所示，第二绝缘层603还可以覆盖图8c所示结构的上表面。
之后，如图8e所示，在第二绝缘层603上形成导电材料605，以填充所述开口600。这里，第一绝缘层601和第二绝缘层603可以共同构成调节绝缘层。
同样地，方法还可以包括进行平坦化处理，以使得处于所述开口中的所述调节绝缘层和导电材料被保留。
上面就图6a至6e以及图7a-7d所描述的内容(包括材料、工艺、步骤等等)可以同样地或适应地应用于此，因此这里省略了对其重复说明。
图9a至9h示出根据本公开另一个实施例的制造方法的部分步骤对应的像素单元的示意性截面图。
如图9a所示，提供衬底101。衬底101可以包括用于在其中形成晶体管的沟道的沟道形成区1051以及用于在其中形成光电器件的第一区域103。第一区域103可以包括第一掺杂区1031以及第三掺杂区1033。衬底101还可以包括阱区113、像素隔离115等。
接着，如图9b所示，在衬底101上形成栅极结构和伪栅极结构。所述栅极结构可以包括在沟道形成区1051之上的第一绝缘层106以及在第一绝缘层之上的栅极108。所述伪栅极结构可以包括在第一区域103的上表面的至少一部分之上的第二绝缘层401以及在第二绝缘层401之上的伪栅极403。这里，伪栅极403可以由例如但不限于多晶硅形成。所述栅极结构还包括用于所述栅极的第一隔离物107，所述伪栅极结构还包括用于所述伪栅极的第二隔离物107。所述第二隔离物在所述开口的外侧，如图9b所示。
之后，如图9c所示，可以进行注入，以形成例如下列中的一个或多个：第二掺杂区1052、第四掺杂区1035、第五掺杂区1037、sub掺杂区117等。然而，本公开不限于此。在其他的实现方式中，这些掺杂区可以在不同的步骤形成。
之后，可以在衬底上形成图案化的第三绝缘层119。所述第三绝缘层可以被配置为至少使所述伪栅极的上表面露出。这里，第三绝缘层119可以具有使得所述伪栅极403的上表面露出的开口，如图9d所示。
之后，去除所述伪栅极403，以形成露出所述第二绝缘层的至少一部分4061的开口406，如图9e所示。在一个具体实现中，可以利用干法或者湿法蚀刻来去除伪栅极403，从而形成所述开口406。
之后，形成高k材料层407。所述高k材料层407至少覆盖所述开口406的侧壁以及所述第一区域的上表面的所述至少一部分4061，如图9f所示。高k材料层407可以由包含金属元素的高k材料形成。
在一些实现方式中，方法还可以包括：在高k材料层407上形成导电材料409，以填充所述开口406，如图9g所示。
另外，方法还可以包括：进行平坦化处理，以使得处于所述开口406中的所述高k材料层和导电材料被保留，如图9h所示。保留在所述开口中的所述高k材料层和导电材料形成了前述的势垒绝缘层109和调节电极层111。
在一个实现方式中，所述栅极结构还包括用于所述栅极的第一隔离物107，所述伪栅极结构还包括用于所述伪栅极的第二隔离物107。所述第二隔离物在所述开口的外侧，如图7b-7d所示。
在一个实现方式中，所述方法还可以包括：在衬底上形成第三绝缘层119之前，在第一区域103中形成第三掺杂区1033和第四掺杂区1035。第三掺杂区可以在第一掺杂区之下，而第四掺杂区可以在第一掺杂区之上。第一掺杂区的导电类型可以与第三掺杂区的导电类型相同，但与第四掺杂区的导电类型相反。第三掺杂区可以与其所处的衬底或阱区形成光电二极管。第一掺杂区和第四掺杂区可以形成光电二极管。
在一个实现方式中，所述方法还可以包括：在衬底上形成第三绝缘层119之前，在所述第一区域103中形成第五掺杂区103，所述第五掺杂区在所述第一掺杂区之上并在所述第四掺杂区和所述沟道形成区之间。所述第五掺杂区与所述第四掺杂区导电类型相同，但掺杂浓度可以不同。
还应理解，本公开还构思了以下。
项目1.一种像素单元，包括：衬底，包括用于光电器件的第一部分和用于与所述光电器件耦合的晶体管的第二部分，其中所述第一部分在所述衬底表面处具有第一表面，并且所述第一部分包括第一掺杂区；所述第二部分包括：沟道形成区，与所述第一掺杂区相邻，所述沟道形成区的导电类型与所述第一掺杂区的导电类型相反，以及与沟道形成区相邻的第二掺杂区；在所述衬底之上且至少覆盖所述第一表面的至少一部分的调节绝缘层；以及至少在所述第一表面的所述至少一部分之上的调节电极层，所述调节绝缘层插入在二者之间。
项目2.如项目1所述的像素单元，其中所述调节绝缘层包括：在所述第一表面之上的第一层，所述第一层由非高k材料的电介质材料形成；以及在所述第一层之上的第二层，所述第二绝缘层由包含金属元素的高k材料形成。
项目3.如项目1或2所述的像素单元，其中所述第一部分还包括：在第一掺杂区之下的第三掺杂区，其中，所述第一掺杂区的导电类型与所述第三掺杂区的导电类型相同。
项目4.如项目1或2所述的像素单元，其中所述第一部分还包括：在第一掺杂区之下的第三掺杂区，以及在第一掺杂区之上的第四掺杂区，其中，所述第一掺杂区的导电类型与所述第三掺杂区的导电类型相同，但与第四掺杂区的导电类型相反。
项目5.如项目4所述的像素单元，所述第一部分还包括：第五掺杂区，在所述第一掺杂区之上并在所述第四掺杂区和所述沟道形成区之间，其中所述第五掺杂区与所述第四掺杂区导电类型相同。
项目6.如项目2所述的像素单元，还包括：开口，所述开口露出所述第一表面的所述至少一部分，其中所述第一层形成在所述开口的侧壁和所述第一表面的所述至少一部分上；所述第二层形成在所述第一层之上；并且其中，所述调节电极层形成在所述第二层上，以填充所述开口。
项目7.如项目2所述的像素单元，还包括：开口，所述开口露出所述第一层的至少一部分，其中所述第二层形成在所述开口的侧壁和所述第一层的所述至少一部分上；并且其中，所述调节电极层形成在所述第二层上，以填充所述开口。
项目8.如项目6或7所述的像素单元，还包括：在所述开口外侧的第三绝缘膜；或者在所述开口的外侧的隔离物以及在所述隔离物外侧的第三绝缘膜。
项目9.如项目1所述的像素单元，其中所述像素单元还包括在沟道形成区之上的栅极结构，所述栅极结构包括：在所述沟道形成层之上的栅极绝缘层，在所述栅极绝缘层之上的栅极，以及用于栅极的隔离物。
项目10.如项目1所述的像素单元，其中：所述第一掺杂区作为所述晶体管的源极区和漏极区中的一个，并且所述第二掺杂区作为所述晶体管的源极区和漏极区中的另一个。
项目11.一种成像装置，其包括如项目1-10中任一项所述的像素单元。
项目12.一种制造像素单元的方法，包括：提供衬底，所述衬底包括用于在其中形成晶体管的沟道的沟道形成区以及用于在其中形成光电器件的第一区域；在所述衬底上形成栅极结构和伪栅极结构，所述栅极结构包括在所述沟道形成区之上的第一绝缘层以及在所述第一绝缘层之上的栅极，所述伪栅极结构包括在所述第一区域的上表面的至少一部分之上的第二绝缘层以及在所述第二绝缘层之上的伪栅极；在衬底上形成第三绝缘层，所述第三绝缘层至少使得所述伪栅极的上表面露出；去除所述伪栅极，以形成露出所述第二绝缘层的至少一部分的开口；以及形成导电材料层，以填充所述开口。
项目13.如项目12所述的方法，还包括：形成高k材料层，所述高k材料层至少覆盖所述开口的侧壁以及所述第二绝缘层的所述至少一部分，其中所述导电材料层形成在所述高k材料层之上。
项目14.如项目12所述的方法，还包括：在衬底上形成第三绝缘层之前，在所述第一区域中形成第一掺杂区，其中，所述第一掺杂区与所述沟道形成区相邻，但导电类型相反。
项目15.如项目12所述的方法，还包括：在衬底上形成第三绝缘层之前，在所述衬底中形成第二掺杂区，其中，所述第二掺杂区与所述沟道形成区相邻，但导电类型相反。
项目16.如项目12所述的方法，还包括：在衬底上形成第三绝缘层之前，在所述第一区域中形成第三掺杂区，其中，所述第三掺杂区在所述第一掺杂区之下，导电类型与第一掺杂区相同。
项目17.如项目12所述的方法，还包括：在衬底上形成第三绝缘层之前，在所述第一区域中形成第三掺杂区和第四掺杂区，其中，第三掺杂区在第一掺杂区之下，而第四掺杂区在第一掺杂区之上的，其中，所述第一掺杂区的导电类型与所述第三掺杂区的导电类型相同，但与第四掺杂区的导电类型相反。
项目18.如项目17所述的方法，还包括：在衬底上形成第三绝缘层之前，在所述第一区域中形成第五掺杂区，所述第五掺杂区在所述第一掺杂区之上并在所述第四掺杂区和所述沟道形成区之间，其中，所述第五掺杂区与所述第四掺杂区导电类型相同。
项目19.如项目12所述方法，还包括：进行平坦化处理，以使得处于所述开口中的所述高k材料层和导电材料层被保留。
项目20.如项目12所述的方法，其中所述栅极结构还包括用于所述栅极的第一隔离物，所述伪栅极结构还包括用于所述伪栅极的第二隔离物，并且其中所述第二隔离物在所述开口的外侧。
项目21.如项目12所述的方法，其中：所述第一掺杂区作为所述晶体管的源极区和漏极区中的一个，并且所述第二掺杂区作为所述晶体管的源极区和漏极区中的另一个。
项目22.一种制造像素单元的方法，包括：提供衬底，所述衬底包括：用于光电器件的第一部分，其中所述第一部分在所述衬底表面处具有第一表面，并且所述第一部分包括第一掺杂区；用于与所述光电器件耦合的晶体管的第二部分，所述第二部分包括：沟道形成区，与所述第一掺杂区相邻，所述沟道形成区的导电类型与所述第一掺杂区的导电类型相反，以及与沟道形成区相邻的第二掺杂区；以及在所述沟道形成区之上的栅极结构；以及在衬底上形成第三绝缘层，所述第三绝缘层具有使得所述第一区域的上表面的至少一部分露出的开口；形成调节绝缘层，所述调节绝缘层层至少覆盖所述第一区域的上表面的所述至少一部分；以及在所述调节绝缘层上形成导电材料层，以填充所述开口。
项目23.如项目22所述的方法，形成所述调节绝缘层包括：在所述第一区域的上表面的所述至少一部分之上形成第一层，所述第一层由非高k材料的电介质材料形成；以及在所述第一层之上形成第二层，所述第二层覆盖所述第一层和所述开口的未被所述第一层覆盖的侧表面，所述第二层由包含金属元素的高k材料形成。
项目24.如项目22所述的方法，形成所述调节绝缘层包括：形成第一层，所述第一层至少覆盖所述开口的侧壁和所述第一区域的上表面的所述至少一部分，所述第一层由非高k材料的电介质材料形成；以及在所述第一层之上形成第二层，所述第二层由包含金属元素的高k材料形成。
项目25.如项目23和24所述的方法，还包括：进行平坦化处理，以使得处于所述开口中的所述第二层和导电材料层被保留。
项目26.如项目22所述的方法，其中：所述第一部分还包括在第一掺杂区之下的第三掺杂区，所述第一掺杂区的导电类型与所述第三掺杂区的导电类型相同。
项目27.如项目26所述的方法，还包括：在所述第一部分中，形成第四掺杂区，所述第四掺杂区在第一掺杂区之上，其中，所述第一掺杂区的导电类型与所述第四掺杂区的导电类型相反，并且其中，所述第一掺杂区和所述第四掺杂区形成光电二极管。
项目28.如项目27所述的像素单元，还包括：在所述第一部分中形成第五掺杂区，所述第五掺杂区在所述第一掺杂区之上并在所述第四掺杂区和所述沟道形成区之间，其中所述第五掺杂区与所述第四掺杂区导电类型相同。
项目29.如项目22所述的方法，其中所述栅极结构还包括用于所述栅极的第一隔离物，所述伪栅极结构还包括用于所述伪栅极的第二隔离物，并且其中所述第二隔离物在所述开口的外侧。
项目30.如项目22所述的方法，其中：所述第一掺杂区作为所述晶体管的源极区和漏极区中的一个，并且所述第二掺杂区作为所述晶体管的源极区和漏极区中的另一个。
本领域技术人员应当意识到，在上述实施例中描述操作(或步骤)之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。