半导体结构及其形成方法与流程

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体行业的迅猛发展，功率集成电路(powerintegratedcircuit，pic)不断在多个领域中使用，如电机控制、平板显示驱动控制、电脑外设的驱动控制等等，pic电路中所使用的功率器件中，双扩散金属氧化物半导体场效应管(doublediffusedmosfet，dmos)具有工作电压高、工艺简单、易于同低压互补金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)电路在工艺上兼容等特点而受到广泛关注。

dmos主要包括垂直双扩散金属氧化物半导体场效应晶体管(verticaldoublediffusedmosfet，简称vdmos)和横向双扩散金属氧化物半导体场效应晶体管(lateraldoublediffusedmosfet，简称ldmos)。

ldmos由于更容易与cmos工艺兼容且能承受较高的击穿电压而在业内被广泛地采用，且随着集成电路的不断发展，对ldmos器件性能的要求也越来越高，对具有更高的击穿电压的ldmos器件的需求越来越迫切。

技术实现要素：

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高ldmos的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内形成有相邻接的体区和漂移区；栅极结构，位于所述体区和漂移区交界处的基底上；源区，位于所述栅极结构一侧的体区内；漏区，位于所述栅极结构另一侧的漂移区内；硅化物阻挡层，位于所述栅极结构和所述漏区之间的基底上，所述硅化物阻挡层还延伸至所述栅极结构靠近所述漏区一侧的侧壁和部分顶部，所述硅化物阻挡层包括第一氧化层、位于所述第一氧化层上的第一氮化层、以及位于所述第一氮化层上的第二氧化层；导电结构，位于所述第二氧化层上。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底内形成有相邻接的体区和漂移区，所述体区和漂移区交界处的基底上形成有栅极结构，所述栅极结构一侧的体区内形成有源区，所述栅极结构另一侧的漂移区内形成有漏区；在所述栅极结构和所述漏区之间的基底上形成硅化物阻挡层，所述硅化物阻挡层还延伸至所述栅极结构靠近所述漏区一侧的侧壁和部分顶部，所述硅化物阻挡层包括第一氧化层、位于所述第一氧化层上的第一氮化层、以及位于所述第一氮化层上的第二氧化层；在所述第二氧化层上形成导电结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供一种半导体结构，所述半导体结构包括硅化物阻挡层(silicideareablock，sab)和导电结构，所述硅化物阻挡层位于所述栅极结构和所述漏区之间的基底上，且还延伸至所述栅极结构靠近所述漏区一侧的侧壁和部分顶部；其中，所述硅化物阻挡层包括第一氧化层、位于所述第一氧化层上的第一氮化层、以及位于所述第一氮化层上的第二氧化层，所述导电结构相应位于所述第二氧化层上；在器件工作时，在漏区和栅极结构之间电场线的作用下，所述导电结构底部会产生第一类型电荷，而所述导电结构下方漂移区内会产生第二类型电荷，且所述第一类型电荷和第二类型电荷的类型不同(例如在nldmos中，所述第一类型电荷为负电荷，所述第二类型电荷为正电荷)，与氧化层材料相比，氮化层材料的硬度和致密度更高，因此所述第一类型电荷不易穿过所述第一氮化层而进入漂移区内，有利于防止所述第一类型电荷对所述第二类型电荷在所述漂移区内的聚集产生抑制作用，从而防止第一类型电荷对所述漂移区内的耗尽区形成产生不良影响，进而提高ldmos的电学性能，例如：提高ldmos的击穿电压(breakdownvoltage，bv)等。

附图说明

图1是一种半导体结构的结构示意图；

图2是图1所示半导体结构经两次击穿电压测试的漏区加载电压和漏区电流的关系图；

图3是本发明半导体结构一实施例的结构示意图；

图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，ldmos的电学性能仍有待提高。现结合一种半导体结构分析其电学性能有待提高的原因。

参考图1，示出了一种半导体结构的结构示意图。

所述半导体结构包括：衬底10，所述衬底10内形成有相邻接的漂移(drift)区11和体(body)区12；栅极结构20，位于所述漂移区11和体区12交界处的衬底10上，所述栅极结构包括栅介质层21以及位于所述栅介质层21上的栅极层22；漏区23，位于所述栅极结构20远离所述体区12一侧的漂移区11内；源区24，位于所述栅极层22一侧的体区12内；与所述源区24相邻的接触(pickup)区25，所述接触区25位于所述源区24远离所述栅极层22一侧的体区12内；硅化物阻挡层30，位于所述栅极层22和所述漏区23之间的衬底10上，所述硅化物阻挡层30还延伸至所述栅极层22靠近所述漏区23一侧的侧壁和部分顶部，所述硅化物阻挡层30包括氧化硅层31以及位于所述氧化硅层31上的氮化硅层32；层间介质层50，位于所述栅极结构20露出的衬底10上，所述层间介质层50覆盖所述栅极结构20顶部；位于所述层间介质层50内的第一接触孔插塞(contact，ct)61，所述第一接触孔插塞61与所述栅极层22、漏区23、源区24和接触区25电连接；位于所述层间介质层50内的第二接触孔插塞62，所述第二接触孔插塞62还延伸至所述氮化硅层32内且与所述氧化硅层31顶部相接触。

以n型横向双扩散金属氧化物半导体场效应晶体管(nldmos)为例，当器件工作时，电流从所述漏区23流向所述栅极结构20下方的沟道内，正电荷会聚集在所述第二接触孔插塞62下方的漂移区11内，且在所述漏区23和栅极结构20之间电场线的作用下，所述第二接触孔插塞62底部会产生负电荷。但是，由于所述硅化物阻挡层30包括氧化硅层31以及位于所述氧化硅层31上的氮化硅层32，氧化硅材料的致密度较低，因此所述第二接触孔插塞62底部的负电荷容易穿过所述氧化硅层31而进入所述漂移区11内，从而影响正电荷在漂移区11内的聚集，进而导致nldmos的击穿电压降低，且还会对nldmos的其他电学性能产生不良影响。同理，在pldmos中，也会存在同样的问题。

具体地，结合参考图2，图2是图1所示半导体结构经两次击穿电压测试的漏区加载电压和漏区电流的关系图。其中，横坐标表示漏区加载电压，纵坐标表示漏区电流，曲线71表示第一次测试时电压和电流的关系图，曲线72表示第二次测试时电压和电流的关系图。由图可知，与第一次测试的结果相比，第二次测试时的击穿电压下降，ldmos的击穿电压性能已经凸显变差的趋势。

为了解决所述技术问题，本发明实施例提供的硅化物阻挡层包括第一氧化层、位于所述第一氧化层上的第一氮化层、以及位于所述第一氮化层上的第二氧化层，半导体结构中的导电结构位于所述第二氧化层上；在器件工作时，所述导电结构底部会产生第一类型电荷，所述导电结构下方漂移区内会产生第二类型电荷，且所述第一类型电荷和第二类型电荷的类型不同，与氧化层材料相比，氮化层材料的硬度和致密度更高，因此所述第一类型电荷不易穿过所述第一氮化层而进入漂移区内，从而防止第一类型电荷对所述漂移区内的耗尽区形成产生不良影响，进而提高ldmos的电学性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。

图3是本发明半导体结构一实施例的结构示意图。

参考图3，所述半导体结构包括：基底700，所述基底700内形成有相邻接的体区720和漂移区710；栅极结构800，位于所述体区720和漂移区710交界处的基底700上；源区820，位于所述栅极结构800一侧的体区720内；漏区810，位于所述栅极结构800另一侧的漂移区710内；硅化物阻挡层850，位于所述栅极结构800和所述漏区810之间的基底700上，所述硅化物阻挡层850还延伸至所述栅极结构800靠近所述漏区810一侧的侧壁和部分顶部，所述硅化物阻挡层850包括第一氧化层851、位于所述第一氧化层851上的第一氮化层852、以及位于所述第一氮化层852上的第二氧化层853；导电结构920，位于所述第二氧化层853上。

以下将结合附图对本发明实施例提供的半导体结构进行详细说明。

所述基底700为ldmos的形成提供工艺平台。本实施例中，以所述ldmos为平面晶体管为例，所述基底700相应为平面衬底。在其他实施例中，当所述ldmos为鳍式场效应晶体管时，所述基底相应包括衬底以及位于所述衬底上分立的鳍部。

本实施例中，所述基底700为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述体区720和漂移区710位于所述基底700内，且所述体区720和漂移区710相接触，所述体区720作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区710用于承受较大的分压。

所述漂移区710内的掺杂离子类型与所述体区720内的掺杂离子类型不同。本实施例中，所述半导体结构为nldmos，所述体区720内的掺杂离子为p型离子，例如b离子、ga离子或in离子，所述漂移区710内的掺杂离子为n型离子，例如p离子、as离子或sb离子。在其他实施例中，所述半导体结构还可以为pldmos，所述体区内的掺杂离子相应为n型离子，所述漂移区内的掺杂离子相应为p型离子。

所述栅极结构800用于控制ldmos沟道的开启和关断。本实施例中，由于ldmos为高压器件，因此所述栅极结构800包括位于所述体区720和漂移区710交界处基底700表面的栅介质层801以及位于所述栅介质层801上的栅极层802。

本实施例中，所述栅极结构800为多晶硅栅(polygate)结构，因此所述栅介质层801为栅氧化层，所述栅介质层801的材料为氧化硅，所述栅极层802的材料为多晶硅。在另一些实施例中，所述栅氧化层的材料还可以为氮氧化硅，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。

在其他实施例中，所述栅极结构还可以为金属栅(metalgate)结构，相应的，所述栅介质层为高k栅介质层，所述栅极层为栅电极。其中，所述高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等；所述栅电极的材料为导电材料，例如：w、al、cu、ag、au、pt、ni或ti等。

本实施例中，所述半导体结构还包括：侧墙840，位于所述栅极结构800的侧壁上。所述侧墙840用于定义所述源区820的形成区域，还用于在所述半导体结构的形成工艺过程中对所述栅极结构800侧壁起到保护作用。

所述侧墙840的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙840可以为单层结构或叠层结构。本实施例中，所述侧墙840为单层结构，所述侧墙840的材料为氮化硅。

所述源区820位于所述栅极结构800一侧的体区720内，所述漏区810位于所述栅极结构800另一侧的漂移区710内，所述源区820和漏区810内具有掺杂离子，且所述源区820和漏区810内的掺杂离子类型与所述漂移区710内的掺杂离子类型相同。

本实施例中，所述源区820和漏区810内的掺杂离子相应为n型离子。在其他实施例中，当所述半导体结构为pldmos时，所述源区和漏区内的掺杂离子相应为p型离子。

需要说明的是，所述半导体结构还包括：与所述源区820相邻的接触区830，所述接触区830位于所述源区820远离所述栅极结构800一侧的体区720内。

所述接触区830用于作为所述体区720的信号接头，所述接触区830内具有掺杂离子，且所述接触区830内的掺杂离子类型与所述漂移区710内的掺杂离子类型不同。本实施例中，所述接触区830内的掺杂离子为p型离子。在其他实施例中，当所述半导体结构为pldmos时，所述接触区内的掺杂离子为n型离子。

本实施例中，所述半导体结构还包括：隔离结构730，位于所述漏区810远离所述栅极结构800一侧的基底700内，且还位于所述接触区830远离所述栅极结构800一侧的基底700内。

所述隔离结构730为浅沟槽隔离结构，所述隔离结构730用于对相邻ldmos起到电隔离作用。本实施例中，所述隔离结构730的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

所述硅化物阻挡层850位于所述栅极结构800和所述漏区810之间的基底700上，且还延伸至所述栅极结构800靠近所述漏区810一侧的侧壁和部分顶部。

所述硅化物阻挡层850覆盖所述栅极结构800和所述漏区810之间的基底700以及部分栅极层802，所述硅化物阻挡层850用于防止硅化物(salicide)层的生长，从而防止硅化物层对所述栅极层802和漏区810之间漂移区710内的耗尽区形成产生不良影响，进而保证ldmos的耐压性能。

所述导电结构920与所述基底700之间通过所述第二氧化层853、第一氮化层852和第一氧化层851实现隔离，从而使所述导电结构920呈浮置(floating)状态。通过所述导电结构920，有利于提高ldmos的耐压性能。

本实施例中，所述导电结构920的材料为w。在其他实施例中，所述导电结构的材料还可以是al、cu、ag或au等导电材料。

本实施例中，所述导电结构920在接触孔插塞(contact，ct)制程中形成，因此所述导电结构920为呈浮置状态的第一接触孔插塞。

本实施例中，所述导电结构920位于所述第二氧化层853上且与所述第二氧化层853顶部相接触。

由前述可知，在ldmos工作时，在所述漏区810和栅极结构800之间电场线的作用下，所述导电结构920底部会产生第一类型电荷，所述导电结构920下方漂移区710内会产生第二类型电荷，且所述第一类型电荷和第二类型电荷的类型不同。

以nldmos为例，所述第一类型电荷为负电荷，所述第二类型电荷为正电荷。由于与氧化层材料相比，氮化层材料的硬度和致密度更高，因此通过使所述硅化物阻挡层850包括由所述第一氧化层851、第一氮化层852和第二氧化层853构成的叠层结构，所述导电结构920底部的负电荷不易穿过所述第一氮化层852而进入所述漂移区710内，有利于防止所述负电荷对正电荷在所述漂移区710内的聚集产生抑制作用，从而防止所述负电荷对所述漂移区710内的耗尽区形成产生不良影响，进而提高nldmos的击穿电压，使得nldmos的电学性能得到改善。

在其他实施例中，当所述半导体结构为pldmos时，所述第一类型电荷相应为正电荷，所述第二类型电荷相应为负电荷。通过由所述第一氧化层、第一氮化层和第二氧化层构成的叠层结构，也能改善pldmos的电学性能。

其中，所述第二氧化层853能够在形成所述导电结构920的刻蚀工艺过程中起到刻蚀停止的作用，从而使所述导电结构920位于所述第二氧化层853上且与所述第二氧化层853相接触；所述第一氧化层851位于所述基底700和所述第一氮化层852之间，从而防止因所述基底700和第一氮化层852直接接触而产生的应力问题。

所述第一氧化层851的材料为氧化硅或富硅氧化硅(siliconrichoxide，sro)，所述第一氮化层852的材料为氮化硅，所述第二氧化层853的材料为氧化硅或富硅氧化硅。其中，富硅氧化硅指的是硅含量较高的氧化硅材料，富硅氧化硅中的硅含量大于常规氧化硅中的硅含量。

因此，本实施例中，所述第一氧化层851、第一氮化层852和第二氧化层853构成ono(oxide-nitride-oxide)结构。ono结构是半导体工艺中常用的叠层结构，有利于提高所述硅化物阻挡层850的工艺兼容性。

具体地，所述第一氧化层851的材料为富硅氧化硅，所述第二氧化层853的材料为富硅氧化硅。富硅氧化硅的原子间隙较小，且致密度较高，通过选取富硅氧化硅作为所述第一氧化层851和第二氧化层853的材料，有利于进一步降低所述导电结构920底部的第一类型电荷进入漂移区710内的概率，从而有利于进一步改善ldmos的电学性能。

本实施例中，所述第一氮化层852的材料为氮化硅。氮化硅是半导体工艺中常用的介质材料，通过选取氮化硅，有利于提高所述第一氮化层852的工艺兼容性，也有利于降低形成所述硅化物阻挡层850的工艺难度。

需要说明的是，在实际工艺过程中，需根据实际工艺情况，合理设定所述第一氧化层851、第一氮化层852和第二氧化层853的厚度，并合理搭配，从而保证所述第一氧化层851、第一氮化层852和第二氧化层853构成的叠层结构的等效电容值能够满足工艺需求，并且使ldmos电学性能能够得到改善。

还需要说明的是，所述硅化物阻挡层850还包括：第二氮化层854，位于所述第二氧化层853上。

在所述半导体结构的形成过程中，在形成所述漏区810、源区820和接触区830后，通常还会进行热退火处理，从而起到修复晶格、激活掺杂离子的作用。通过所述第二氮化层854，能够防止因掺杂离子(例如：f离子)扩散而出现鼓包缺陷(bubbledefect)的问题。为此，本实施例中，所述硅化物阻挡层850为onon(oxide-nitride-oxide-nitride)结构，且所述导电结构920位于所述第二氮化层854内且与所述第二氧化层853顶部相接触。

本实施例中，为了提高工艺兼容性，所述第二氮化层854的材料与所述第一氮化层852的材料相同，所述第二氮化层854的材料为氮化硅。

本实施例中，所述半导体结构还包括：介质层900，位于所述栅极结构800露出的基底700上，所述介质层900覆盖所述栅极结构800和硅化物阻挡层850。

本实施例中，所述导电结构920位于所述介质层900内。所述介质层900用于为所述导电结构920的形成提供工艺平台，而且，通过所述介质层900，使得所述导电结构920与其他电连接结构实现电隔离。

所述介质层900的材料为绝缘材料。本实施例中，所述介质层900的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

具体地，所述介质层900为层间介质(interlayerdielectric，ild)层，所述介质层900还用于实现相邻器件之间的电隔离。

本实施例中，为了实现ldmos的正常性能，所述半导体结构还包括：第二接触孔插塞910，所述第二接触孔插塞910位于所述介质层900内且与所述接触区830、源区820、漏区810以及所述栅极结构800电连接。

所述第二接触孔插塞910用于实现器件内的电连接，还用于实现器件与器件之间的电连接。本实施例中，所述第二接触孔插塞910与所述导电结构920的材料相同，所述第二接触孔插塞910的材料为w。在其他实施例中，所述第二接触孔插塞的材料还可以是al、cu、ag或au等导电材料。

需要说明的是，为了减小所述第二接触孔插塞910与所述源区820、漏区810以及栅极结构800的接触电阻，所述半导体结构还包括：硅化物层(图未示)，所述硅化物层覆盖所述接触区830、源区820和漏区810所对应基底700的表面，还覆盖所述栅极层802的顶部表面。

本实施例中，所述硅化物层的材料为镍化硅。在其他实施例中，所述硅化物层的材料还可以为钴基、钽基、钛基或钨基的硅化物材料。

还需要说明的是，在器件工作时，由于所述源区820和接触区830所加载的电位相同，因此，与所述源区820电连接的第二接触孔插塞910还与所述接触区830实现电连接，即所述源区820和接触区830与同一个第二接触孔插塞910实现电连接，从而有利于简化形成所述第二接触孔插塞910的工艺难度。在其他实施例中，所述源区和接触区还可以与不同的第二接触孔插塞电连接。

本实施例中，所述半导体结构还包括：接触孔刻蚀停止层(contactetchstoplayer，cesl)860，所述接触孔刻蚀停止层860覆盖所述源区820和漏区810所对应的基底700，还覆盖所述栅极层802和硅化物阻挡层850的顶部。

所述接触孔刻蚀停止层860用于在形成所述电连接结构920和第二接触孔插塞910的工艺过程中定义刻蚀工艺的刻蚀停止位置，从而在保障刻蚀后所形成的接触孔均能够露出所述接触区830、源区820、漏区810、栅极层802顶部和第二氧化层853顶部的同时，降低所述刻蚀工艺对各接触区830、源区820、漏区810、栅极层802和第二氧化层853造成过刻蚀的概率，有利于改善器件的电学性能。

所述接触孔刻蚀停止层860的材料可以为氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述接触孔刻蚀停止层860的材料为氮化硅。

具体地，所述接触孔刻蚀停止层860保形覆盖所述导电结构920和第二接触孔插塞910露出的基底700、隔离结构730、侧墙840、栅极层802和硅化物阻挡层850。相应的，所述介质层900位于所述接触孔刻蚀停止层860上。

为此，本实施例中，所述导电结构920贯穿所述介质层900、接触孔刻蚀停止层860和第二氮化层854，从而与所述硅化物阻挡层850中的第二氧化层853顶部相接触；所述第二接触孔插塞910贯穿所述介质层900和接触孔刻蚀停止层860，从而与所述接触区830、源区820和漏区810所对应基底700表面的硅化物层、以及所述栅极层802顶部表面的硅化物层实现电连接。

相应的，本发明实施例还提供一种半导体结构的形成方法。图4至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

以下将结合附图对本发明实施例提供的形成方法进行详细说明。

结合参考图4，提供基底100，所述基底100内形成有相邻接的体区120和漂移区110，所述体区120和漂移区110交界处的基底100上形成有栅极结构200，所述栅极结构200一侧的体区120内形成有源区240，所述栅极结构200另一侧的漂移区110内形成有漏区230。

所述基底100用于为后续形成ldmos提供工艺平台。本实施例中，以所述ldmos为平面晶体管为例，所述基底100相应为平面衬底。在其他实施例中，当所述ldmos为鳍式场效应晶体管时，所述基底相应包括衬底以及位于所述衬底上分立的鳍部。

本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底或镓化铟衬底等其他材料的衬底，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

所述体区120和漂移区110形成于所述基底100内，且所述体区120和漂移区110相接触，所述体区120作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区110用于承受较大的分压。

所述漂移区110内的掺杂离子类型与所述体区120内的掺杂离子类型不同。本实施例中，所述半导体结构为nldmos，所述体区120内的掺杂离子为p型离子，例如b离子、ga离子或in离子，所述漂移区110内的掺杂离子为n型离子，例如p离子、as离子或sb离子。在其他实施例中，所述半导体结构还可以为pldmos，所述体区内的掺杂离子为n型离子，所述漂移区内的掺杂离子为p型离子。

具体地，通过掩膜(mask)，选择性地对所述基底100进行掺杂处理，从而在所述基底100的不同区域内分别形成所述体区120和漂移区110。

本实施例中，所述形成方法还包括：在所述基底100内形成隔离结构130。所述隔离结构130为浅沟槽隔离结构，所述隔离结构130用于对相邻ldmos起到电隔离作用。

本实施例中，所述隔离结构130的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。

本实施例中，所述体区120和漂移区110形成于相邻隔离结构130之间的基底100内。具体地，在形成所述体区120和漂移区110之后，形成所述隔离结构130。在其他实施例中，也可以在形成所述隔离结构之后，形成所述体区和漂移区。

本实施例中，在形成所述体区120、漂移区110和隔离结构130之后，形成所述栅极结构200。

所述栅极结构200形成于所述体区120和漂移区110交界处的基底100上。

本实施例中，由于ldmos为高压器件，即ldmos的阈值电压较高，因此所述栅极结构200包括位于所述体区120和漂移区110交界处基底100表面的栅介质层210以及位于所述栅介质层210上的栅极层220。

本实施例中，所述栅极结构200为多晶硅栅结构，因此所述栅介质层210为栅氧化层，所述栅介质层210的材料为氧化硅，所述栅极层220的材料为多晶硅。在另一些实施例中，所述栅氧化层的材料还可以为氮氧化硅，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。

在其他实施例中，所述栅极结构还可以为金属栅结构，相应的，所述栅介质层可以为高k栅介质层，所述栅极层为栅电极。其中，所述高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等；所述栅电极的材料为导电材料，例如：w、al、cu、ag、au、pt、ni或ti等。

本实施例中，形成所述栅极结构200后，在所述栅极结构200一侧的体区120内形成源区240，在所述栅极结构200另一侧的漂移区110内形成漏区230，所述源区240和漏区230内的掺杂离子类型与所述漂移区110内的掺杂离子类型相同。

本实施例中，所述源区240和漏区230内的掺杂离子为n型离子。在其他实施例中，当所形成的半导体结构为pldmos时，所述源区和漏区内的掺杂离子相应为p型离子。

需要说明的是，形成所述栅极结构200后，还包括：在所述源区240和隔离结构130之间的体区120内形成接触区250，且所述接触区250与所述源区240相邻。

所述接触区250用于作为所述体区120的信号接头，所述接触区250内的掺杂离子类型与所述漂移区110内的掺杂离子类型不同。

本实施例中，所述接触区250内的掺杂离子为p型离子。在其他实施例中，当所形成的半导体结构为pldmos时，所述接触区内的掺杂离子为n型离子。

本实施例中，可以在形成所述源区240和漏区230之后，形成所述接触区250，也可以在形成所述接触区250之后，形成所述源区240和漏区230。

本实施例中，通过掩膜，在预设区域的体区120内形成所述源区240和接触区250，在预设区域的漂移区110内形成所述漏区230，从而避免向其他区域的基底100内掺杂离子。

还需要说明的是，形成所述栅极结构200之后，形成所述源区240、漏区230和接触区250之前，还包括：在所述栅极结构200的侧壁上形成侧墙260。所述侧墙260用于定义所述源区240的形成区域，还用于在后续工艺过程中对所述栅极结构200的侧壁起到保护作用。

所述侧墙260的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙260可以为单层结构或叠层结构。本实施例中，所述侧墙260为单层结构，所述侧墙260的材料为氮化硅。

结合参考图5和图6，在所述栅极结构200和所述漏区230之间的基底100上形成硅化物阻挡层300(如图6所示)，所述硅化物阻挡层300还延伸至所述栅极结构200靠近所述漏区230一侧的侧壁和部分顶部，所述硅化物阻挡层300包括第一氧化层310、位于所述第一氧化层310上的第一氮化层320、以及位于所述第一氮化层320上的第二氧化层330。

所述硅化物阻挡层300覆盖所述栅极结构200和所述漏区230之间的基底100以及部分栅极层220，所述硅化物阻挡层300用于防止硅化物层的生长，从而防止对所述栅极结构200和漏区230之间的漂移区110内的耗尽区形成产生不良影响，进而保证ldmos的耐压性能。

本实施例中，后续制程还包括在所述第二氧化层330上形成导电结构，所述导电结构与所述基底100之间通过所述第二氧化层330、第一氮化层320和第一氧化层310实现隔离，从而使所述导电结构呈浮置状态。其中，在ldmos工作时，在所述漏区230和栅极结构200之间电场线的作用下，所述导电结构底部会产生第一类型电荷，所述导电结构下方漂移区110内会产生第二类型电荷，且所述第一类型电荷和第二类型电荷的类型不同。

以nldmos为例，所述第一类型电荷为负电荷，所述第二类型电荷为正电荷。由于后续所述导电结构形成于所述第二氧化层330上，且与氧化层材料相比，氮化层材料的硬度和致密度更高，因此通过由所述第一氧化层310、第一氮化层320和第二氧化层330构成的叠层结构，所述导电结构底部的负电荷不易穿过所述第一氮化层320而进入漂移区110内，有利于防止所述导电结构底部的负电荷对正电荷在所述漂移区110内的聚集产生抑制作用，从而防止所述导电结构底部的负电荷对所述漂移区110内的耗尽区形成产生不良影响，进而提高nldmos的击穿电压，使得nldmos的电学性能得到改善。

在其他实施例中，当所形成的半导体结构为pldmos时，所述第一类型电荷相应为正电荷，所述第二类型电荷相应为负电荷。通过由所述第一氧化层、第一氮化层和第二氧化层构成的叠层结构，也能改善pldmos的电学性能。

其中，所述第二氧化层330能够后续在形成所述导电结构的刻蚀工艺过程中起到刻蚀停止的作用，从而使所述导电结构位于所述第二氧化层330上且与所述第二氧化层330相接触；所述第一氧化层310位于所述基底100和第一氮化层320之间，从而防止因所述基底100和第一氮化层320直接接触而产生的应力问题。

所述第一氧化层310的材料为氧化硅或富硅氧化硅，所述第一氮化层320的材料为氮化硅，所述第二氧化层330的材料为氧化硅或富硅氧化硅。其中，富硅氧化硅指的是硅含量较高的氧化硅材料，富硅氧化硅中的硅含量大于常规氧化硅中的硅含量。

因此，本实施例中，所述第一氧化层310、第一氮化层320和第二氧化层330构成ono结构。ono结构是半导体工艺中常用的叠层结构，有利于提高所述硅化物阻挡层300的工艺兼容性。

本实施例中，所述第一氧化层310的材料为富硅氧化硅，所述第二氧化层330的材料为富硅氧化硅。富硅氧化硅的原子间隙较小且致密度较高，通过选取富硅氧化硅作为所述第一氧化层310和第二氧化层330的材料，有利于进一步降低所述导电结构底部的第一类型电荷进入漂移区110内的概率，从而有利于进一步改善ldmos的电学性能。

本实施例中，所述第一氮化层320的材料为氮化硅。氮化硅是半导体工艺中常用的介质材料，通过选取氮化硅，有利于提高所述第一氮化层320的工艺兼容性，也有利于降低形成所述硅化物阻挡层300的工艺难度。

需要说明的是，在实际工艺过程中，需根据实际工艺情况，合理设定所述第一氧化层310、第一氮化层320和第二氧化层330的厚度，并合理搭配，从而保证所述第一氧化层310、第一氮化层320和第二氧化层330构成的叠层结构的等效电容值能够满足工艺需求，并且使ldmos电学性能能够得到改善。

本实施例中，通过沉积工艺、光刻工艺和刻蚀工艺，形成所述硅化物阻挡层300。

具体地，形成所述硅化物阻挡层300的步骤包括：形成保形覆盖所述基底100和栅极结构200的叠层材料层(未标示)，所述叠层材料层包括依次形成的第一氧化材料层315(如图5所示)、第一氮化材料层325(如图5所示)以及第二氧化材料层335(如图5所示)；采用干法刻蚀工艺依次去除部分区域的第二氧化材料层335、第一氮化材料层325、以及剩余第二氧化材料层335和剩余第一氮化材料层325露出的部分厚度的第一氧化材料层315，保留所述栅极结构200和所述漏区230之间的所述剩余第二氧化材料层335和剩余第一氮化材料层325，且所述剩余第二氧化材料层335和剩余第一氮化材料层325覆盖所述栅极结构200靠近所述漏区230一侧的侧壁和部分顶部；在所述干法刻蚀工艺后，采用湿法刻蚀工艺，去除所述剩余第二氧化材料层335和剩余第一氮化材料层325露出的剩余第一氧化材料层315，所述湿法刻蚀工艺后的剩余叠层材料层作为所述硅化物阻挡层300。

本实施例中，采用化学气相沉积工艺，依次形成所述第一氧化材料层315、第一氮化材料层325以及第二氧化材料层335。在其他实施例中，还可以采用原子层沉积工艺，依次形成所述第一氧化材料层、第一氮化材料层以及第二氧化材料层。

本实施例中，采用干法刻蚀工艺和湿法刻蚀工艺相结合的工艺，对所述叠层材料层进行图形化。通过所述干法刻蚀工艺，去除大部分厚度的叠层材料层，从而提高形对所述叠层材料层的刻蚀效率；通过所述湿法刻蚀工艺，去除剩余叠层材料层，从而在降低出现第一氧化材料层315材料残留的概率的同时，减小刻蚀所述叠层材料层的工艺对所述基底100和栅极结构200造成的损伤。

本实施例中，所述第一氧化层310的材料为富硅氧化硅，所述第一氮化层320的材料为氮化硅，所述第二氧化层330的材料为富硅氧化硅，因此所述第一氧化材料层315和第二氧化材料层335的材料为富硅氧化硅，所述第一氮化材料层325的材料为氮化硅。

其中，在所述干法刻蚀工艺的过程中，通过更改刻蚀气体以及相应的工艺参数，从而保障在同一刻蚀步骤中，依次刻蚀部分区域的第二氧化材料层335、第一氮化材料层325、以及剩余第二氧化材料层335和剩余第一氮化材料层325露出的部分厚度的第一氧化材料层315。

需要说明的是，形成所述硅化物阻挡层300的步骤中，所述硅化物阻挡层300还包括位于所述第二氧化层330上的第二氮化层340(如图6所示)。

在所述半导体结构的形成过程中，在形成所述漏区230、源区240和接触区250后，通常还会进行热退火处理，从而起到修复晶格、激活掺杂离子的作用。通过所述第二氮化层340，能够防止因掺杂离子(例如：f离子)扩散而出现鼓包缺陷的问题。因此，本实施例中，所述硅化物阻挡层300为onon结构，且后续所述导电结构形成于所述第二氮化层340内且与所述第二氧化层330顶部相接触。

本实施例中，为了提高工艺兼容性，所述第二氮化层340的材料与所述第一氮化层320的材料相同，所述第二氮化层340的材料为氮化硅。

相应的，形成所述叠层材料层的步骤中，所述叠层材料层还包括位于所述第二氧化材料层335(如图5所示)上的第二氮化材料层345(如图5所示)；在所述干法刻蚀工艺的步骤中，在刻蚀所述第二氧化材料层335之前，还包括：刻蚀所述第二氮化材料层345。

本实施例中，所述第二氮化层340的材料为氮化硅，所述第二氮化材料层345的材料相应为氮化硅。

本实施例中，形成所述硅化物层300之后，还包括：在所述源区240、漏区230和接触区250所对应基底100的表面、以及所述栅极层220的顶部表面形成硅化物层(图未示)。

通过所述硅化物层，有利于减小后续接触孔插塞与所述源区240、漏区230、接触区250和栅极结构200的接触电阻，从而改善器件的电学性能。

本实施例中，采用自对准硅化物工艺形成所述硅化物层。自对准硅化物工艺所采用的金属材料仅与硅发生反应，但不会与氧化物材料或氮化物材料发生反应，因此所述金属材料仅与所述硅化物层300露出的基底100材料和栅极层220材料发生反应，从而使所形成的硅化物层与所述源区240、漏区230、接触区250以及栅极层220实现对准。

本实施例中，所述金属材料为镍，所述硅化物层的材料相应为镍化硅。在其他实施例中，所述硅化物层的材料还可以为钴基、钽基、钛基或钨基的硅化物材料。

结合参考图7至图9，在所述第二氧化层330上形成导电结构620(如图9所示)。

所述导电结构620与所述基底100之间通过所述第二氧化层330、第一氮化层320和第一氧化层310实现隔离，从而使所述导电结构620呈浮置状态。通过所述导电结构620，有利于提高ldmos的耐压性能。

本实施例中，所述导电结构620的材料为w。在其他实施例中，所述导电结构的材料还可以是al、cu、ag或au等导电材料。

本实施例中，由于所述硅化物层300还包括形成于所述第二氧化层330上的第二氮化层340，因此在形成所述导电结构620的步骤中，所述导电结构620形成于所述第二氮化层340内且与所述第二氧化层330顶部相接触。

结合参考图8，本实施例中，形成所述硅化物阻挡层300后，形成所述导电结构620(如图9所示)之前，还包括：在所述栅极结构200露出的基底100上形成介质层500，所述介质层500覆盖所述栅极结构200和硅化物阻挡层300。

所述介质层500用于为所述导电结构620的形成提供工艺平台，而且，通过所述介质层500，使得所述导电结构620与其他电连接结构实现电隔离。因此，所述介质层500的材料为绝缘材料。

本实施例中，所述介质层500的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

相应的，形成导电结构620的步骤包括：刻蚀所述介质层500，在所述介质层500内形成露出所述第二氧化层330顶部的第一通孔(图未示)；向所述第一通孔内填充导电材料，所述第一通孔内的导电材料用于作为所述导电结构620。

本实施例中，所述第一通孔还延伸至所述第二氮化层340内，从而使所述第一通孔能够露出所述第二氧化层330。

本实施例中，所述导电结构620在接触孔插塞制程中形成，因此所述介质层500为层间介质层，所述介质层500还用于实现相邻器件之间的电隔离。为此，所述导电结构620为呈浮置状态的第一接触孔插塞。

相应的，如图9所示，形成所述介质层500后，还包括：刻蚀所述介质层500，在所述介质层500内形成第二通孔(图未示)，所述第二通孔露出所述源区240、漏区230和栅极结构200顶部；向所述第二通孔内填充导电材料，所述第二通孔内的导电材料用于作为第二接触孔插塞610。

所述第二接触孔插塞610实现器件内的电连接，还用于实现器件与器件之间的电连接。

具体地，所述源区240、漏区230和接触区250所对应基底100的表面、以及所述栅极层220的顶部表面形成有硅化物层(图未示)，因此形成所述第二通孔的步骤中，所述第二通孔露出所述硅化物层，从而使得所述第二接触孔插塞610与所述硅化物层实现电连接。

本实施例中，所述第二接触孔插塞610与所述导电结构620的材料相同，所述第二接触孔插塞610的材料为w。在其他实施例中，所述第二接触孔插塞的材料还可以是al、cu、ag或au等导电材料。

本实施例中，为了简化形成所述导电结构620和第二接触孔插塞610的工艺步骤，提高制造效率，在同一工艺步骤中形成所述导电结构620和第二接触孔插塞610。在其他实施例中，根据实际工艺需求，还可以在形成所述导电结构后，形成所述第二接触孔插塞；或者，在形成所述第二接触孔插塞后，形成所述导电结构。

需要说明的是，在器件工作时，由于所述源区240和接触区250所加载的电压相同，因此，与所述源区240电连接的第二接触孔插塞610还与所述接触区250实现电连接，即所述源区240和接触区250与同一个第二接触孔插塞610实现电连接，从而有利于简化形成所述第二接触孔插塞610的工艺难度。在其他实施例中，所述源区和接触区还可以与不同的第二接触孔插塞电连接。

结合参考图7，还需要说明的是，形成所述硅化物阻挡层300后，形成所述介质层500(如图8所示)之前，还包括：在所述漏区230、源区240和接触区250所对应的基底100上、所述栅极层220顶部、以及所述硅化物阻挡层300上形成接触孔刻蚀停止层400。

所述接触孔刻蚀停止层400用于在形成所述第二接触孔插塞610和导电结构620的刻蚀工艺过程中，对所述基底100、栅极层220和第二氧化层330起到保护作用，从而保障所述第一通孔能够露出各器件的第二氧化层330、所述第二通孔能够露出各器件的漏区230、源区240、接触区250和栅极层220顶部的同时，降低刻蚀工艺对所述基底100、栅极层220以及第二氧化层330造成过刻蚀的概率。

所述接触孔刻蚀停止层400的材料可以为氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述接触孔刻蚀停止层400的材料为氮化硅。

本实施例中，采用化学气相沉积工艺形成所述接触孔刻蚀停止层400，因此所述接触孔刻蚀停止层400保形覆盖所述隔离结构130、基底100、侧墙260、栅极层220和硅化物阻挡层300。在其他实施例中，还可以采用原子层沉积工艺形成所述接触孔刻蚀停止层。

为此，在形成所述介质层500的步骤中，在所述接触孔刻蚀停止层400上形成所述介质层500。而且，由于所述接触孔刻蚀停止层400的材料为氮化硅，所述第二氮化层340的材料也为氮化硅，因此在刻蚀所述接触孔刻蚀停止层400的刻蚀工艺过程中，所述刻蚀工艺还会刻蚀所述第二氮化层340。

相应的，形成所述第一通孔和第二通孔的步骤包括：刻蚀所述介质层500，在所述介质层500内形成露出所述接触孔刻蚀停止层400顶部的初始通孔；沿所述初始通孔刻蚀所述接触孔刻蚀停止层400和第二氮化层340，从而在所述介质层500、接触孔刻蚀停止层400和第二氮化层340内形成露出所述第二氧化层330的第一通孔，在所述介质层500和接触孔刻蚀停止层400内形成露出所述漏区230、源区240和接触区250所对应的基底100、以及所述栅极层220顶部的第二通孔。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。