栅驱动集成电路及其形成方法与流程

本发明涉及半导体技术领域，特别涉及一种栅驱动集成电路及其形成方法。

背景技术：

高压栅驱动集成电路是电力电子器件技术与微电子技术相结合的产物，是机电一体化的关键元件。高压栅驱动集成电路的应用很广，如应用于电子镇流器、马达驱动、调光以及各种电源模块等。

高压栅驱动集成电路通常包括高压侧驱动控制模块、低压侧驱动控制模块以及电平移位模块。其中，低压侧驱动控制模块在常规电压下工作，作为控制信号部分；高压侧驱动控制模块主要包括高压控制信号部分；而电平移位模块则用于实现低压侧控制信号向高压侧驱动控制模块传递。

目前，栅驱动集成电路中，通常设置有漂移区并在对应所述漂移区的衬底上形成有场板结构，以避免在对漏区施加高电压时，避免强电场聚集在漏区附近。然而，现有的场板结构通常包括多级导电层，多级导电层在所述衬底的表面上依次堆叠，从而使所构成的场板结构具有较大的厚度(即，场板结构的顶表面相对于衬底表面而言具备较大的高度)，这将导致场板结构和衬底表面之间存在较大的台阶高度差(stephigh)。如此，不仅会对后续工艺的执行造成不利影响；并且还应当认识到，在形成依次堆叠的多级导电层时，随着台阶高度差的不断增加，则在工艺条件的限制下(例如，沉积工艺的覆盖性能、光刻工艺和刻蚀工艺的精度限制等)，容易导致所形成的上层导电层的尺寸不断增加，并进一步使所构成的半导体器件的整体尺寸较大而不利于实现芯片尺寸的缩减，同时多层导电层的形成也大大增加了产品的制备成本。

技术实现要素：

本发明的目的在于提供一种栅驱动集成电路，以解决现有的栅驱动集成电路其尺寸无法缩减，从而导致对应的芯片尺寸较大且制备成本较高的问题。

为解决上述技术问题，本发明提供一种栅驱动集成电路，包括：

衬底，所述衬底中形成有第一掺杂类型的漂移区；

场效应晶体管，所述场效应晶体管包括第一掺杂类型的漏区、第一掺杂类型的源区和栅极结构，所述栅极结构形成在所述衬底的表面上并位于所述源区和所述漏区之间；

第二掺杂类型的阱区，所述阱区和所述漏区均形成在所述漂移区中，所述源区位于所述阱区中，以及所述栅极结构靠近所述源区的端部部分遮盖部分所述阱区；以及，

场板结构，形成在所述衬底上并位于所述栅极结构和所述漏区之间，所述场板结构具有一连续延伸的第一导电层，所述第一导电层以所述漏区为中心螺旋环绕所述漏区，使所述第一导电层以远离所述漏区并朝向所述源区的方向螺旋延伸。

在本发明提供的栅驱动集成电路中，通过设置场板结构，以避免漏区处出现电场集中的问题，并且场板结构中连续延伸的第一导电层为单层结构并螺旋延伸，即场板结构为单层场板结构。相比于传统的多层场板结构而言，单层场板结构不仅可使其制备方法简化、制备成本更低；并且形成单层场板结构时，一方面可使所形成的单层场板结构相比于多层场板结构的厚度尺寸更小，另一方面还可使单层场板结构中第一导电层的宽度尺寸相较于多层场板结构中导电层的宽度尺寸也更小，由此即可大大缩减栅驱动集成电路的尺寸。

同时，基于单层场板结构中第一导电层具备更小的宽度尺寸，因此能够进一步增加连续延伸的第一导电层的长度尺寸(即，使第一导电层能够螺旋延伸的长度更长)，从而可利用长度更长的第一导电层实现充分分压，避免高压区的高电压被施加至低压区中。

此外，由于单层场板结构具备更小的厚度，从而大大降低了场板结构至衬底的台阶高度差，进而还能够使形成在场板结构上方的其他组件也相应的实现尺寸的缩减。例如，后续在衬底上形成接触插塞时，可使所形成的接触插塞具备更小的高度，并基于高度降低的接触插塞而言还可以进一步缩减接触插塞的顶部尺寸。

本发明中场板结构具有单一结构层的第一导电层，所述第一导电层沿着从漏区至源区的方向连续延伸，从而能够构成一分压电阻，进而可以使场板结构从漏区至源区的方向依次实现电阻分压，以使衬底区域中的电场强度逐步减弱。此外，与传统的通过电容分压实现降压的场板结构相比，本发明中的场板结构利用连续延伸的第一导电层，以通过电阻分压的方式实现降压，可以有效避免由第一导电层所构成的分压电阻受到其上层走线或组件的影响，有效提高了电阻分压的稳定性，有利于保障器件的性能。

附图说明

图1为一种栅驱动集成电路的结构示意图；

图2为本发明一实施例中的栅驱动集成电路其场板结构和栅极结构的俯视图；

图3为对应图2所示的本发明一实施例中的栅驱动集成电路在aa’方向上的剖面示意图；

图4为本发明一实施例中的栅驱动集成电路其耗尽层的分布示意图；

图5为本发明一实施例中的栅驱动集成电路的形成方法的流程示意图；

图6a～图6f为本发明一实施例中的栅驱动集成电路的形成方法在其制备过程中的结构示意图。

其中，附图标记如下：

100-衬底；

110p-基底；110n-漂移区；

120p-阱区；

132n-漏区；131n-源区；

140p-表面场弱化区；

151p-体区；152p-第一接触区；

160-隔离区；

171p-缓冲区；172p-第二接触区；

200-场板结构；

200a-耦合电容；210-第一导电层；

300-栅极结构；

400-场氧化层；

500-接触插塞；510-接触面；

600-导电层；700-介质层；

pn1-第一pn结；pn2-第二pn结；

pn2-第三pn结；pn4-第四pn结；

pn5-第五pn结；pn6-pn主结；

z1/z2-场板结构的顶表面相对于衬底表面的高度；

h1/h2-接触插塞的顶表面相对于衬底表面的高度；

d1/d2-接触插塞的顶部尺寸。

具体实施方式

如背景技术所述，现有的栅驱动集成电路中，所设置的场板结构为多级场板结构，其不仅高度较高，从而导致场板结构的顶表面和衬底表面之间存在较大的台阶高度差，并且多级场板结构通常还需具备较大的宽度尺寸，进而会导致对应的芯片尺寸无法缩减，并使产品的制备成本较高。

例如，图1为一种现有栅驱动集成电路的结构示意图，如图1所示，所述栅驱动集成电路包括：

衬底100，所述衬底100中形成有第一掺杂类型的漂移区110n，所述漂移区110n从所述衬底的顶表面往所述衬底的内部延伸；

场效应晶体管，所述场效应晶体管包括第一掺杂类型的漏区132n、第一掺杂类型的源区131n；

第二掺杂类型的阱区120p，所述阱区120p和所述漏区132n均形成在所述漂移区中，所述源区131n位于所述阱区120p中；以及，

场板结构200，形成在所述衬底100上并位于所述源区131n和所述漏区132n之间。其中，所述场板结构200包括多级导电层(图1中仅示意出了两级导电层)，多个导电层在所述衬底表面上依次堆叠设置。其中，上下堆叠设置并相互面对的导电层构成一耦合电容200a，当然，在多级导电层之间还形成有电容介质层(图中未示出)。

即，图1所示的栅驱动集成电路中，场板结构200是利用由上至下交替堆叠的两层导电层和电容介质层构成多个耦合电容200a，以利用多个耦合电容200a实现高压分压的目的。然而，多级的场板结构200会导致场板结构200的顶表面相对于衬底表面的高度z1较大，即场板结构200的顶表面至所述衬底表面之间存在较大的台阶高度差。

需要说明的是，针对多级场板结构200而言，在形成上层的导电层时，上层的导电层是形成在下层的导电层和电容介质层上的，即相当于上层的导电层是基于较大的台阶高度差的基础上形成的。因此，在制备上层的导电层时，考虑到对较高台阶的薄膜覆盖性能，所沉积的场板材料层应当具备较大的厚度；并且，针对较高台阶以及较厚的场板材料层而言，执行光刻工艺时即相应的需要增加过曝量，以及执行刻蚀工艺时也相应的需要增加过刻量，从而使上层的导电层的宽度尺寸较大。由此可见，多级场板结构200与衬底100之间存在较大的台阶高度差，基于此会进一步导致所形成的场板结构200的宽度尺寸较大，进而会使所对应的芯片尺寸无法缩减。

还需要说明的是，图1所示的场板结构200中，是利用由上至下交替堆叠的导电层构成耦合电容200a，因此为了避免所形成的场板结构200的高度过大，通常的多级场板结构200中仅设置有两层导电层，此时相应的会使所构成的耦合电容200a的数量较少。然而，针对某一预定高压而言，当耦合电容200a的数量较少时，则每一耦合电容200a即需要承受更大的耦合电压，如此即要求构成所述耦合电容200a的导电层具备较大的宽度尺寸和厚度尺寸。可见，现有的场板结构200会限制导电层尺寸的缩减，进而不利于实现芯片尺寸的减小。同时，多层的导电层也相应的会使制备场板结构200时的工艺步骤增加，并进一步增加制备成本。

并且，图1所示的栅驱动集成电路中，场板结构200利用耦合电容以耦合分压的方式实现降压，以及场板结构200中通常需要确保具有足够多的耦合电容，以使每个耦合电容能够承担相应的分配电压。然而，基于相互分隔的多个导电层而言，极易受到场板结构上方的其他走线或组件的影响，从而导致所构成的其中一个或多个耦合电容发生故障，而这必然会对器件的性能造成影响。

此外，场板结构200与衬底100之间存在较大的台阶高度差，还会对后续工艺的执行造成不利的影响。例如，后续需要形成对应源区131n和漏区132n的接触插塞500，并引出至导电层上时，所形成的接触插塞500应当具备较大的高度(即，接触插塞500的顶表面相对于衬底表面的高度h1较大)，而这本身会增加接触插塞500的制备难度，并且基于现有的光刻工艺和刻蚀工艺的精度限制，为确保接触插塞500的底部具有预定尺寸的接触面，进而随着接触插塞的高度的不断增加，需要随之增大所述接触插塞500的顶部尺寸d1，然而这将会对半导体器件尺寸的缩减造成限制。

基于此，本发明提供了一种栅驱动集成电路的形成方法，其场板结构为单层场板结构，能够大大降低场板结构和衬底之间的台阶高度差。并且，场板结构中具有连续延伸的第一导电层，以用于通过电阻分压的方式实现降压。相比于电容分压的方式而言，用于实现电阻分压的场板结构并不会受到其上层走线或组件的影响，有利于确保器件的性能。

以下结合附图和具体实施例对本发明提出的栅驱动集成电路及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图2为本发明一实施例中的栅驱动集成电路其场板结构和栅极结构的俯视图，图3为对应图2所示的本发明一实施例中的栅驱动集成电路在aa’方向上的剖面示意图。结合图2和图3所示，所述栅驱动集成电路包括：

衬底100，所述衬底100中形成有第一掺杂类型的漂移区110n，所述漂移区110n从所述衬底的顶表面往所述衬底的内部延伸；

场效应晶体管，所述场效应晶体管包括第一掺杂类型的漏区132n、第一掺杂类型的源区131n和栅极结构300，所述栅极结构300形成在所述衬底100的表面上并位于所述源区131n和所述漏区132n之间；

第二掺杂类型的阱区120p，所述阱区120p和所述漏区131n均形成在所述漂移区110n中，所述源区132n位于所述阱区120p中，以及所述栅极结构300靠近所述源区131n的端部部分遮盖部分所述阱区120p；以及，

场板结构200，形成在所述衬底100上并位于所述栅极结构300和所述漏区132n之间，所述场板结构200具有一连续延伸的第一导电层210，所述第一导电层210以所述漏区132n为中心螺旋环绕所述漏区132n，使所述第一导电层210以远离所述漏区132n并朝向所述源区131n的方向螺旋延伸。

需要说明的是，第一掺杂类型和第二掺杂类型为相反的掺杂类型，例如第一掺杂类型为n型，则第二掺杂类型为p型；或者，第一掺杂类型为p型，则第二掺杂类型为n型。本实施例中，以第一掺杂类型为n型以及第二掺杂类型为p型为例进行解释说明。

所述栅驱动集成电路中，当对场效应晶体管的栅极结构300施加开启电压时，则被栅极结构300遮盖的阱区120p反型形成导电沟道，以实现源区131n、导电沟道、漂移区110n至漏区132n之间的电流流通。以及，当对所述场效应晶体管的漏极132n施加高电压时，即会对漂移区110n中与所述漂移区相接所构成的pn结施加反向电压，从而使pn结的耗尽层扩展用于承受高电压，并夹断高压区域和低压区域使所述场效应晶体管关断。

此外，当对所述漏区132n施加高电压时，基于由漏区132n至源区131n的电压分别逐步降低，场板结构200下方的衬底区域电场分散，避免出现高压聚集在漏区132n附近。即，本实施例中，通过设置场板结构200，从而可利用场板结构200将高压区域内的强电场往远离高压区域的方向分散，避免了强电场聚集在高压区域的问题，进而可以有效改善所述栅驱动集成电路的耐压性能以构成高压栅驱动集成电路。

继续参考图2和图3所示，所述场板结构200中的第一导电层210为单一结构层，从而可构成单层场板结构。需要说明的是，此处所述的“单层场板结构”是指第一导电层210形成在单一结构层中，然而所述第一导电层210的单一结构层其可以是单层结构或是叠层结构。

重点参考图3所示，本实施例中，所述场板结构200的所述第一导电层210以所述漏区132n为中心螺旋环绕所述漏区132n，从而使所述第一导电层210以远离所述漏区132n并朝向所述源区131n的方向延伸。即，本实施例中，漏区132n位于所述场板结构200的中心区域，所述源区131n位于所述场板结构200的外侧，因此所述场板结构200的第一导电层210通过螺旋环绕所述漏区132n，从而能够以螺旋形式从远离所述漏区132n并朝向所述源区131n的方向延伸。以及，本实施例中，所述栅极结构300相应的可以为环状结构，并环绕所述场板结构200。

当对所述场板结构200靠近所述漏区132n的端部施加高电压，并对所述场板结构200靠近所述源区131n的端部施加低电压时(即，对所述第一导电层210靠近漏区132n的端部施加高电压，以及靠近源区131n的端部施加低电压)，则相应的可使所述第一导电层210靠近漏区132n的端部呈现为高电压，而靠近源区131n的端部呈现为低电压，此时基于连续延伸的第一导电层210的电阻分压的作用下，可使所述第一导电层210的电压从靠近漏区的端部至靠近源区的端部逐步减低。基于此，则相应的使场板结构200下方的衬底区域中的电场强度从所述漏区132n往远离所述漏区的方向依次减弱，即电场强度从所述漏区132n至所述源区131n逐步递减。

接着结合图1和图3可知，本实施例中的场板结构200为单层场板结构，然而图1所示的场板结构200具有多级导电层而构成多层场板结构，因此本实施例中的场板结构200的厚度将大大小于图1所示的场板结构的厚度。例如，图1中的场板结构200的厚度等于多级导电层的厚度之和，其具体例如为：底层导电层厚度3400埃+电容介质层厚度5200埃+顶层导电层厚度3000埃＝11600埃。然而，图3所示的场板结构200的厚度为单层第一导电层210的厚度，单层第一导电层210的厚度例如介于2500埃～3500埃之间。

基于此，将有利于缩减场板结构200的顶表面相对于衬底表面的高度z2(即，图3中的场板结构200的顶表面相对于衬底表面的高度z2远远小于图1所示的场板结构的顶表面相对于衬底表面的高度z1)。具体的，图1中的场板结构至衬底的台阶高度差例如介于25600埃～26600埃，然而图3所示的场板结构200至衬底100的台阶高度差例如介于5500埃～7000埃之间。

此外，本实施例中，单层的场板结构200还可以进一步实现场板结构200的尺寸缩减。具体的，在图1所示的多级场板结构中，上层的导电层的宽度尺寸较大，并在上层导电层的尺寸限制下导致所述场板结构的整体尺寸较大。然而，图3所示的本实施例中的连续延伸的第一导电层210是直接形成在较低的台阶上的，因此可以形成宽度尺寸较小的第一导电层210，并进一步构成更小尺寸的场板结构200。

还应当认识到，本实施例中，由于可以形成较小宽度尺寸的第一导电层210，从而能够有效增加第一导电层210的延伸长度，从而高电压能够被分散在较大的距离上，可有有效防止高电压被施加于低压区域中。

进一步的，所述栅极结构300具有第二导电层。可选的方案中，所述栅极结构300的所述第二导电层可以和所述场板结构200的多个第一导电层210同时形成，并相应的形成在同一结构层中。其中，用于形成所述第二导电层和所述第一导电层210的导电材料层其材质例如包括多晶硅。

需要说明的是，通常在栅驱动集成电路的外侧还形成有低压晶体管，所述低压晶体管中的第二导电层也可以与所述第一导电层210在同一工艺步骤中形成，并相应的可以实现低压晶体管中的第二导电层的尺寸缩减。

继续参考图3所示，所述栅驱动集成电路还包括：多个接触插塞500，多个所述接触插塞500的顶表面相对于所述衬底的表面可均位于同一高度位置上。当需要对某一组件施加电压时，则可通过对应的接触插塞500为相应的组件施加电压。

其中，多个所述导电插塞500包括：形成在所述漏区132n上的第一导电插塞，形成在所述场板结构200靠近所述漏区的端部上的第二接触插塞，形成在所述场板结构200靠近所述栅极结构的端部上的第三接触插塞，以及，形成在所述源区131n上的第四接触插塞。此外，在所述栅极结构300的上方也形成有所述接触插塞500，以用于引出所述栅极结构300，并可通过所述接触插塞500对所述栅极结构300施加电压。

本实施例中，形成在所述第一导电层210靠近所述漏区132n的端部上的第二导电插塞和形成在所述漏区132n上的第一接触插塞并联连接。因此，当对所述漏区132n施加高电压时，则相应的对所述第一导电层210靠近所述漏区的端部施加高电压。

如上所述，由于场板结构200的厚度降低，使场板结构200的顶表面相对于衬底表面的高度h2相应的减小，因此相比于图1所示的接触插塞而言，本实施例中的接触插塞的高度可以相应的降低(即，图3中接触插塞的顶表面相对于衬底表面的高度h2远远小于图1所示的接触插塞的顶表面相对于衬底表面的高度h1)。具体而言，图1所示的接触插塞500的顶表面相对于衬底表面的高度h1例如介于22000埃～24000埃之间，然而图3所示的接触插塞500的顶表面相对于衬底表面的高度h1例如介于7000埃～13000埃之间。

如此，不仅能够简化所述接触插塞500的制备难度，并且还有利于实现接触插塞500的尺寸缩减(例如，接触插塞的顶部尺寸d2的缩减，即图3中接触插塞的顶部尺寸d2小于图1所示的接触插塞的顶部尺寸d1)。具体的，图1所示的接触插塞的顶部尺寸d1例如为3μm×3μm，然而图3所示的接触插塞的顶部尺寸d2可以缩减至0.5μm×0.5μm。

具体参考图3所示，通常而言，所述接触插塞500与其下方的组件需具有预定尺寸的接触面510，以确保所述接触插塞500能够与其下方的组件之间具备较小的接触电阻。而基于现有的形成工艺而言，为保证所述接触插塞500的接触面510的尺寸，随着接触插塞500的高度的增加，所述接触插塞500顶部尺寸也需要相应的增加。因此，本实施例中，通过降低接触插塞500的高度，将有利于实现接触插塞500的整体尺寸的缩减。

此外，在所述接触插塞500上还形成有一互连线600，所述接触插塞500与所述互连线600电性连接。其中，对应所述漏区132n的接触插塞500和对应所述场板结构200靠近所述漏区的接触插塞500均连接至同一互连线600上，以使对应所述场板结构200靠近所述漏区的端部上的接触插塞500和对应所述漏区132n的接触插塞500并联连接。

继续参考图3所示，所述栅驱动集成电路还包括：场氧化层400，所述场氧化层400部分嵌入至所述衬底100中，并位于所述栅极结构300和所述漏区132n之间。具体的，所述场氧化层400进一步形成在所述栅极结构300和所述漏区132n之间。以及，所述场氧化层400例如可采用局部氧化隔离工艺(localoxidationofsilicon，locos)形成，当所述衬底100为硅衬底时，则所述场氧化层400可相应的为氧化硅层。

其中，所述场板结构200形成在所述场氧化层400上。本实施例中，所述第一导电层210从所述场氧化层400上进一步延伸至所述衬底100上，例如，所述第一导电层210靠近所述漏区132n的端部和靠近所述源区131n的端部均从所述场氧化层400上延伸至衬底100，并且对应所述第一导电层210的接触插塞500可相应的形成在所述第一导电层210的延伸部上。其中，所述第一导电层210中延伸至所述衬底上的延伸部与所述衬底100之间还设置有一间隔介质层，以避免所述第一导电层210与所述衬底100直接接触。所述间隔介质层形成在所述衬底100上，并且所述间隔介质层的厚度小于所述场氧化层400的厚度。

重点结合图1和图3所示，在图1所示的栅驱动集成电路中也设置有场氧化层，其场氧化层完全形成在衬底的表面上，此时场氧化层的顶表面和衬底表面之间即存在有台阶高度差，场氧化层和衬底之间的台阶高度差至少包括场氧化层的整体厚度。然而，如图3所示，本实施例中，由于场氧化层400是部分嵌入至衬底100中的，从而使得场氧化层400的顶表面相对于衬底表面的高度小于场氧化层400其自身的厚度，有利于缩减场氧化层400和衬底100之间的有台阶高度差。

并且，本实施例中的嵌入式的场氧化层400具备较好的隔离性能，因此相对于图1所述的场氧化层而言，本实施例中的场氧化层400可以实现厚度的进一步缩减。即，本实施例中的场氧化层400的厚度小于等于图1所示的场氧化层的厚度。可见，与图1所示的场氧化层相比，本实施例中不仅可以基于场氧化层400嵌入至衬底中，而使场氧化层400与衬底100之间的台阶高度差降低，并且本实施例中能够形成厚度较薄的场氧化层400，如此即能够进一步降低场氧化层400与衬底100之间的台阶高度差。

具体的，图1所示的结构中，场氧化层的顶表面与衬底表面之间的台阶高度差例如介于14000埃～15000埃；图3所示的结构中，场氧化层400的顶表面与衬底100表面之间的台阶高度差例如介于3500埃～4000埃，远远小于图1中的场氧化层与衬底之间的台阶高度差。

应当认识到，所述场板结构200是形成在所述场氧化层400上的，因此，当场氧化层400和衬底100之间的台阶高度差降低时，不仅能够相应的缩减场板结构200相对于衬底表面的高度，并且还有利于实现场板结构200的宽度尺寸的缩减。如上所述，当导电层形成在较高的台阶上时，由于受到工艺条件的限制(即，薄膜沉积工艺中需要增加薄膜厚度以确保对较高台阶的台阶覆盖性能、光刻工艺需需增加过曝量以及刻蚀工艺需要增加过刻量)，这些都会导致所形成的导电层的厚度尺寸和宽度尺寸均较大。

而本实施例中，第一导电层210是基于较低台阶而形成的，因此可以减小光刻工艺中的过曝量和刻蚀工艺中的过刻量，从而能够形成尺寸更小的第一导电层210。相对于图1中的场板结构而言，其下层导电层是基于较高台阶而形成的，因此图1中所形成的下层导电层的宽度尺寸仍然大于本实施例中的第一导电层210的宽度尺寸。

此外，基于场氧化层400和衬底100之间较低的台阶高度差，进一步降低了场板结构200和衬底100之间的台阶高度差。具体的，图1所示的结构中，场板结构的顶表面相对于衬底表面的高度z1至少包括场氧化层的整体厚度和场板结构的厚度。以及，本实施例的图3所示的结构中，场板结构200的顶表面相对于衬底表面的高度z2包括场氧化层400的部分厚度和第一导电层210的厚度。

继续参考图3所示，所述衬底100的所述漂移区110n中还形成有第二掺杂类型的表面场弱化区(reducedsurfacefield，resurf)140p，所述表面场弱化区140p位于所述栅极结构300和所述漏区132n间并对应在所述场板结构200下方的衬底100中，所述场板结构200即相应的形成在所述表面场弱化区140p的上方，所述场板结构200即相应的形成在所述表面场弱化区140p的上方。

需要说明的是，所述表面场弱化区140p具有第二掺杂类型(例如，p型)，所述漂移区110n具有第一掺杂类型(例如，n型)，因此所述表面场弱化区140p和所述漂移区110n即构成第一pn结pn1。当表面场弱化区140p和所述漂移区110n的界面耗尽时，所形成的耗尽层从第一pn结界面处往远离所述第一pn结界面的方向扩展，从而可增加漂移区110n中的耗尽层的面积，有利于改善所述栅驱动集成电路的耐压性能。

具体而言，在所述栅驱动集成电路中，所述第二掺杂类型的阱区120p和第一掺杂类型的漂移区110n之间构成了pn主结pn6。当对所述栅驱动集成电路的漏区132n施加高电压时，则所述pn主结pn6处耗尽而发生耗尽层扩展。然而，基于pn主结pn6所形成的耗尽层的区域较小，从而在高压下容易被击穿。因此，通过设置所述表面场弱化区140p以构成第一pn结pn1，从而在高压下使所构成的第一pn结pn1也能够耗尽扩展，增加了耗尽层的面积，进而可增大对电压的承受能力，有利于改善pn主结pn6被击穿的问题。

图4为本发明一实施例中的栅驱动集成电路其耗尽层的分布示意图。如图4所示，例如在所述栅驱动集成电路执行关断过程时，对所述漏区132n和所述第一导电层210靠近所述漏区的端部均施加第一电压hv，并对所述第一导电层210靠近源区的端部施加第二电压lv，所述第一电压hv高于所述第二电压lv(例如，第一电压hv大于等于500v，第二电压lv为接地电压)。此时，针对所述表面场弱化区140p和所述漂移区110n所构成第一pn结pn1而言，即可在第一pn结pn1处发生耗尽层扩展，部分所述耗尽层在所述漂移区110n中并往远离所述表面场弱化区140p的方向扩展延伸，以及部分所述耗尽层在所述表面场弱化区140p中往远离所述漂移区110n的方向扩展延伸。本实施例中，对应第一pn结pn1且位于漂移区110n中的耗尽层从第一pn结界面向下扩展(即，以朝向基底110p的方向扩展)，以及对应所述第一pn结pn1中靠近漏区132n一侧的所述耗尽层往靠近所述漏区132n的方向扩展。

继续参考图3所示，由于所述第一导电层210的两个端部上分别施加了第一电压hv和第二电压lv，以使所述第一导电层210的电压从漏区132n至源区131n依次降低，以及所述衬底区域中的电场强度从所述漏区132n至所述源区131n的方向逐渐减弱，针对第一pn结pn1而言，即可使第一pn结pn1靠近漏区132n一侧所形成的耗尽层面积大于第一pn结pn1靠近源区131n一侧所形成的耗尽层的面积。例如，本实施例中，对应第一pn结pn1其靠近漏区的表面场弱化区140p完全被耗尽，然而对应第一pn结pn1靠近源区的表面场弱化区140p中仅部分被耗尽。需要说明的是，正是由于对应第一pn结pn1靠近漏区的部分能够充分耗尽，从而还可以避免第一pn结pn1靠近漏区的区域在高压下被击穿的问题。

继续参考图3所示，所述衬底100具体可包括一第二掺杂类型的基底110p和形成在所述基底110p上的第一掺杂类型的外延层，所述第一掺杂类型的外延层即可作为所述漂移区110n。所述外延层的厚度例如介于5μm～20μm。

此时，所述第一掺杂类型的漂移区110n位于所述基底110的上方，因此所述基底110p和所述漂移区110n即构成第二pn结pn2。因此，在对漏区施加高电压时，可使第一pn结pn1和第二pn结pn2同时发生耗尽层扩展，进一步增加了漂移区110n中所形成的耗尽层的面积。本实施例中，所述第一pn结pn1位于所述第二pn结pn2的上方，并且对应所述第一pn结pn1所形成的耗尽层和对应所述第二pn结pn2所形成的耗尽层在所述漂移区110n中往相互靠近的方向扩展(即，对应所述第一pn结pn1的耗尽层在漂移区110n中以朝向所述第二pn结pn2的方向扩展，对应第二pn结pn2的耗尽层在漂移区110n中往靠近所述第一pn结pn1的方向扩展)。因此，可使对应第二pn结pn2的耗尽层和对应第一pn结pn1的耗尽层相互穿通，从而不仅能够增加耗尽层的面积，并且基于相互穿通的耗尽层，相当于在阱区120p和漏区132n之间夹断所述阱区120p和漏区132n，如此即可缓解被夹断的低压区域的电压升高，因此能够更为有效的避免所述栅驱动集成电路被击穿的问题，大大增加了所述晶体管的耐压性能。

继续参考图3和图4所述，所述栅驱动集成电路还包括：第二掺杂类型的体区151p，所述体区151p位于所述栅极结构300和所述表面场弱化区140p之间。本实施例中，所述体区151p在朝向所述漏区的方向还扩展至所述表面场弱化区140p，并和所述表面场弱化区140p连接。如图4所示，所述体区151p和所述漂移区110n即可构成第三pn结pn3，因此在所述第三pn节pn3处也能够发生耗尽层扩展，以进一步增加整个衬底区域中耗尽层的分布面积。

具体而言，在对所述漏区132n施加高电压(第一电压hv)，并对所述体区151p低电压(第二电压lv)，本实施例中，体区151p和表面场弱化区140p部分重叠，因此在对所述体区151p施加低电压时，则所述表面弱化区140p相应的具有低电压；此时，所述第一pn结pn1、所述第三pn结pn3和所述pn主结pn6均发生耗尽扩展，并且对应第一pn结pn1所形成的耗尽层、对应所述第三pn结pn3所形成的耗尽层和对应pn主结pn6所形成的耗尽层在所述漂移区110n中相互穿通。本实施例中，体区151p和表面场弱化区140p部分重叠，从而使第三pn结pn3邻接所述第一pn结pn1，因此对应第三pn结pn3的耗尽层和对应第一pn结pn1的耗尽层能够在漂移区110n中沿着体区151p和表面场弱化区140p的界面相互穿通；以及，所述体区151p和所述阱区120p相对于衬底表面水平排布，因此第三pn结pn3的耗尽层和pn主结pn6的耗尽层在水平方向上相互穿通。

进一步的，在所述体区151p中还形成有一第二掺杂类型的第一接触区152p，所述第一接触区152p的离子掺杂浓度大于所述体区151p的导电粒子的离子掺杂浓度。通过设置所述第一接触区152p以实现所述体区151p的信号输入或输出。具体的，在所述第一接触区152p上也形成有所述接触插塞500，以利用所述接触插塞500经由所述第一接触区152p对所述体区151p施加相应的电压，并且由于第一接触区152p的掺杂浓度较高，从而有利于减小第一接触区152p和所述接触插塞500之间的接触电阻。

如上所述，在对所述栅驱动集成电路执行关断过程时，对所述场板结构200靠近所述源区的端部施加低电压(第二电压lv)，并且还通过所述第一接触区152p对所述体区151p施加低电压，基于此即可将形成在所述第一接触区152p上的接触插塞500与形成在所述场板结构200靠近源区的端部上的接触插塞500并联连接。

继续参考图3所示，所述栅驱动集成电路还包括：第二掺杂类型的环形隔离区160p，所述隔离区160p贯穿所述衬底100的外延层以延伸至所述基底110p中(即，所述隔离区160p贯穿所述漂移区110n)，以将所述隔离区160p围绕出的衬底区域界定为器件区域，所述场效应晶体管、所述阱区120p和所述场板结构200均形成在所述器件区域中。

其中，所述隔离区160p呈环形结构，从而使围绕出的器件区域的形状例如为圆形、椭圆形或者方形等。本实施例中，例如使隔离区160p围绕出的圆形器件区域，并将所述场效应晶体管和所述场板结构等围绕在内。

需要说明的是，第二掺杂类型的隔离区160p和第一掺杂类型的漂移区110n即可构成第四pn结pn4，因此，所述第四pn结pn4也能够发生耗尽，并且对应第四pn结pn4的耗尽层能够与对应第二pn结pn2的耗尽层相互穿通。可见，本实施例中的隔离区160p不仅能够基于pn结实现其pn结隔离的作用，并且基于所述pn结还能够用于进一步增加耗尽层的面积，可进一步提高器件的抗击穿性能。

可选的方案中，所述栅驱动集成电路还包括：第二掺杂类型的缓冲区171p，所述缓冲区171p形成在所述隔离区160p中并以朝向所述场板结构200的方向延伸至所述器件区域中，并且所述缓冲区171p的离子掺杂浓度小于所述隔离区160p的离子掺杂浓度。本实施例中，所述缓冲区171p还扩展至所述阱区120p，以和所述阱区120p连接。

具体而言，在高压器件中，为实现较好的隔离性能，所述隔离区160p中通常采用重掺杂区构成，然而离子浓度过大极易导致隔离区160p在邻接界面处容易出现电场集中，进而容易被击穿的问题。基于此，通过设置较低掺杂浓度的缓冲区171p，用于缓冲隔离区160p高掺杂浓度。

本实施例中，所述缓冲区171p连接所述隔离区160p和所述阱区120p，并且所述缓冲区171p的离子掺杂浓度介于所述隔离区160p的离子掺杂浓度和所述阱区120p的离子掺杂浓度之间，缓解隔离区160p和阱区120p之间的掺杂浓度差，改善隔离区160p和阱区120p的界面击穿的问题。

此外，第二掺杂类型的缓冲区171p还可以和第一掺杂类型的漂移区110n构成第五pn结pn5，因此可基于所述第五pn结pn5进一步增加耗尽层的面积。

继续参考图3所示，在所述缓冲区171p中还形成有一第二掺杂类型的第二接触区172p，所述第二接触区172p的离子掺杂浓度大于所述缓冲区171p的离子掺杂浓度。通过设置所述第二接触区172p以实现所述缓冲区171p在低接触电阻下的信号输入或输出。具体的，在所述第二接触区172p上也形成有所述接触插塞500，以利用所述接触插塞500对所述缓冲区171p施加相应的电压，而由于第二接触区172p的掺杂浓度较高，从而有利于减小第二接触区172p和所述接触插塞500之间的接触电阻。

本实施例中，所述缓冲区171p与所述阱区120p部分重叠，从而在对所述缓冲区171p例如施加低电压时，则可使所述阱区120p相应的处于低电压状态下。并且，对应所述第五pn结的pn5的耗尽层能够和对应所述pn主结pn6的耗尽层相互穿通。

为能够更为清楚的说明本实施例中的栅驱动集成电路的优点，下面对本实施例中栅驱动集成电路在执行关断过程进行详细解释。

结合图3和图4所示，在对所述栅驱动集成电路执行关断时，则对所述漏区132n和所述第一导电层210靠近漏区的端部均施加第一电压hv；以及，对所述第一导电层210靠近源区的端部、体区151p和缓冲区171p均施加第二电压lv(此时，表面场弱化区140p、阱区120p和隔离区160p均处于第二电压或接近第二电压的状态下)，其中第一电压hv例如大于等于500v(进一步的，第一电压hv例如介于600v～700v之间)，第二电压lv例如为接地电压。

通过对场板结构200的第一导电层210靠近漏区和靠近源区的两个端部分别施加高电压和低电压，从而可基于连续延伸的第一导电层210的电阻分压的作用下，使所述第一导电层210沿着从漏区132n至源区131n的方向其电压逐步减小，进而使衬底区域中的电场强度相应的从漏区132n至源区131n逐步减弱。

基于如上所述的电场分布，使第一pn结pn1在靠近漏区的区域的耗尽程度大于其靠近源区的区域的耗尽程度(例如，第一pn结pn1在靠近源区的表面场弱化区140p中仅部分耗尽)；以及第二pn结pn2同时耗尽，并且第二pn结pn2的耗尽层和第一pn结pn1的耗尽层上下相互穿通，从而能够利用相互穿通的耗尽层夹断位于其两侧的区域(例如，夹断所述阱区120p和所述漏区132n)。当然，此时所述第三pn结pn3、第四pn结pn4、第五pn结pn5和pn主结pn6同时耗尽，并且多个所述pn结的耗尽层相互穿通，大大增加了漂移区中耗尽层的面积，有效提高了器件承受电压的能力，有利于改善器件的抗击穿性能。

基于如上所述的栅驱动集成电路，下面还提供了一种栅驱动集成电路的形成方法。图5为本发明一实施例中的栅驱动集成电路的形成方法的流程示意图，图6a～图6f为本发明一实施例中的栅驱动集成电路的形成方法在其制备过程中的结构示意图。以下结合附图对形成栅驱动集成电路的各个步骤进行详细说明。

首先，执行步骤s100，具体参考图6a～6b所示，提供一衬底100，并在所述衬底100中形成第一掺杂类型的漂移区110n。本实施例中，所述衬底100包括第二掺杂类型的基底110p和形成在所述基底110p上的第一掺杂类型的外延层。

可选的方案中，具体参考图6a所示，所述形成方法还包括：在所述衬底100中形成第二掺杂类型的隔离区160p，所述隔离区160p贯穿所述外延层以延伸至所述基底110p中，所述隔离区160p相应的贯穿所述漂移区110n。

其中，所述隔离区160p的形成方法例如包括：对所述衬底表面执行第二掺杂类型的离子注入工艺，以形成具有第一深度值的第一掺杂区；接着，执行高温推进，以使第一掺杂区中的掺杂离子扩散至所述基底110p并停止在所述基底110p中，从而使所形成的隔离区160p贯穿所述漂移区110n。

进一步的，重点参考图6b所示，在形成重掺杂的隔离区160p之后，还包括：在所述衬底100中形成第二掺杂类型的缓冲区171p，所述缓冲区171p形成在所述隔离区160p中并以朝向所述场板结构的方向延伸至所述器件区域中。本实施例中，所述缓冲区171p靠近所述器件区域的一侧还连接所述阱区120p，并且所述缓冲区171p的离子掺杂浓度小于所述隔离区160p的离子掺杂浓度。其中，所述缓冲区171p可采用离子注入工艺形成。

继续参考图6b所述，所述形成方法还包括：在所述衬底100的所述漂移区110n中形成第二掺杂类型的表面场弱化区140p。需要说明的是，所述表面场弱化区140p可以在形成所述缓冲区171p之前形成，也可以在形成所述缓冲区171p之后形成，此处不做限制。

所述表面场弱化区140p所对应的衬底表面用于构成后续需形成的场板结构的至少部分形成区域。即，后续所形成的场板结构至少部分形成在所述表面场弱化区140p的上方。

可选的，在形成所述场板结构之前，还包括：利用局部氧化隔离工艺(localoxidationofsilicon，locos)形成部分嵌入至所述衬底100中的场氧化层400，所述场氧化层400位于所述表面场弱化区140p的上方。以及，在后续形成所述场板结构时，使所述场板结构形成在所述场氧化层400上。

具体的，所述场氧化层400的形成方法例如为：首先，在所述衬底100上形成氧化掩膜层，所述氧化掩膜层暴露出需形成所述场氧化层的区域；接着，执行氧化工艺，以将暴露出的衬底区域部分氧化，以形成嵌入至所述衬底中的场氧化层400。

接着，执行步骤s200，具体参考图6c所示，在所述衬底100上形成场板结构200和栅极结构300，所述场板结构200具有一连续延伸的第一导电层210，所述第一导电层210螺旋环绕，以使所述第一导电层210以远离螺旋中心的方向螺旋延伸，所述栅极结构300位于所述场板结构200远离螺旋中心的一侧。

继续参考图6a所示，所述场板结构200和所述栅极结构300的形成方法包括：

在所述衬底100上形成一导电材料层(图中未示出)，所述导电材料层覆盖所述漂移区110n；

在所述导电材料层上形成掩膜层(图中未示出)，用于定义出栅极结构图形和场板结构图形，其中所述掩膜层对应在所述栅极结构图形和场板结构图形之间的区域中开设有第一开口，以及所述掩膜层对应所述场板结构的区域中开设有螺旋状的第二开口；以及，

以所述掩膜层为掩膜刻蚀所述导电材料层，以在所述导电材料层中形成第一分隔口和第二分隔口，并利用所述第一分隔口分隔界定出所述栅极结构300和所述场板结构200，以及利用所述第二分隔口界定出所述场板结构200中的螺旋延伸的第一导电层210。

即，可以利用同一沉积工艺、光刻工艺和刻蚀工艺，同时形成所述栅极结构300的第二导电层和第一导电层210，由于本实施例中的第一导电层210能够实现其宽度尺寸和厚度尺寸的缩减，因此在同一制备工艺中相应的可以缩减所述栅极结构300的尺寸。此外，本实施例中的场板结构200其场板呈螺旋状，因此所述栅极结构300可相应的呈圆环状，并围绕在所述场板结构200的外周围上。

接着，执行步骤s300，具体参考图6d所示，在所述衬底100的所述漂移区110n中形成第二掺杂类型的阱区120p，所述阱区120p位于所述栅极结构300远离所述场板结构200的一侧。

可选的方案中，在形成所述阱区120p的同时，还形成一第二掺杂类型的体区151p，所述体区151p形成在所述漂移区110n中并位于所述阱区120p和所述表面场弱化区140p之间。进一步的，所述栅极结构300靠近所述场板结构200的端部覆盖部分所述体区151p。其中，所述阱区120p和所述体区151p可以在同一次离子注入工艺中形成。

接着，执行步骤s400，具体参考图6e所示，在所述衬底100的所述漂移区110n中形成第一掺杂类型的漏区132n，所述漏区132n对应在所述场板结构200的中心位置，以及在所述阱区120p中形成有第一掺杂类型的源区131n。

继续参考图6e所述，该步骤中，还包括在所述缓冲区171p中形成第二掺杂类型的第二接触区172p，以及在所述体区151p中形成第二掺杂类型的第一接触区152p，以用于分别引出所述缓冲区171p和所述体区151p。

此外，所述栅驱动集成电路的形成方法还包括：

步骤s500，具体参考图6f所示，在所述衬底100上形成多个接触插塞500，并且所述漏区132n和所述场板结构200上均形成有所述接触插塞500。进一步的，所述源区131n、所述第二接触区172p、所述第一接触区152p和所述栅极结构300上均形成有所述接触插塞500。

其中，所述接触插塞500的形成方法例如包括如下步骤。

步骤一，在所述衬底100上形成一介质层700，所述介质层700覆盖所述衬底的表面，并覆盖所述栅极结构300和所述场板结构200。其中，由于所述场板结构200和衬底100之间的台阶高度差较小，相应的可使所述介质层700的厚度较薄。以及，可利用平坦化工艺使所述介质层700具有一平坦的表面。

步骤二，在所述介质层700中形成多个贯穿所述介质层的接触孔，所述接触孔对应后续需形成的接触插塞。如上所述，由于介质层700的厚度较薄，因此所形成的接触孔的高度也较低。如此，不仅可增加对应所述接触孔的光刻工艺窗口，并且基于高度较低的接触孔而言，即使形成顶部开口尺寸较小的接触孔，仍能够保证所述接触孔的底部开口尺寸能够达到预定尺寸，进而使所形成的接触插塞其接触面的尺寸符合需求，避免接触电阻过大的问题。

步骤三，在所述接触孔中填充导电材料，以形成所述接触插塞500。由于接触孔的高度较低，从而可以确保导电材料能够充分的填充在所述接触孔中。

继续参考图6f所示，在形成所述接触插塞500之后，还包括：在所述接触插塞500上形成互连线600，所述互连线600与所述接触插塞500连接用于传导电信号。

综上所述，在本发明提供的栅驱动集成电路中，采用单层场板结构。相比于传统的多层场板结构而言，单层场板结构不仅其制备方法更为简化、制备成本更低；并且形成单层场板结构时，可使所形成的单层场板结构相比于多层场板结构的厚度尺寸和宽度尺寸均更小，从而有利于实现芯片尺寸的小型化。

进一步的，本发明提供的栅驱动集成电路中还设置有场氧化层，并且所述场氧化层部分嵌入至衬底中。与传统的完全形成在衬底上的场氧化层相比，本发明中的场氧化层和衬底之间的台阶高度差大大降低，从而可使形成在场氧化层上的场板结构的尺寸更小。更进一步的，还可使场板结构和栅极结构利用同一工艺步骤同时形成，此时同样也可以缩减所形成的栅极结构的尺寸。

当然，单层场板结构相应的具备更小的厚度，从而大大降低了场板结构至衬底的台阶高度差，进而能够使形成在场板结构上方的其他组件也相应的实现尺寸的缩减。例如，后续在衬底上形成接触插塞时，可使所形成的接触插塞具备更小的高度，并基于高度降低的接触插塞而言还可以进一步缩减接触插塞的顶部尺寸。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。