单层多晶硅非挥发性内存单元的制作方法

本发明系有关于单层多晶硅(single-poly)非挥发性内存单元，特别是有关于一种单层多晶硅、多次可编程(mtp)内存单元，其具有不对称的记忆胞布局结构。

背景技术：

非挥发性内存被广泛应用于各种电子装置，因为即使没有电力供应，它也可以保留已储存的信息。根据编程次数的限制，非挥发性内存分为多次可编程(mtp)内存和一次性可编程(otp)内存。mtp是可多次读取和写入的。典型地，mtp具有用于写入和读取信息的单个电荷存储区，即1位1记忆胞(1cell/bit)。

现有技术的非挥发性内存单元包括用于存储诸如电子的电荷的一个浮置闸极晶体管，以及用于使浮置闸极晶体管能够执行相应操作的一个或两个选择晶体管。浮置闸极可以通过用于编程操作和抹除操作的耦合组件来控制。晶体管的状态由捕获于浮动闸极的电荷来定义。

非挥发性内存的一个重要特性是数据保持力(dataretention)，它被定义为写入信息在足够程度下持续存在于浮置闸极的时间。通常，导致电荷从浮置闸极消失的漏电流应该小至在几年(例如十年)的时间内存储器可以保持使用而不需要重新写入。

但是，组件尺寸不断缩小，使得闸极氧化层变得越来越薄。由于电子从浮置闸极到衬底的隧穿效应，薄的闸极氧化层会恶化浮置闸极处电荷损失的情况。重复的编程(pgm)/抹除(ers)操作也会损害内存的可靠性。随着重写周期的数量增加超过一定的限制，编程和抹除状态之间的差异将变得太小而不能被识别，导致耐久性故障(endurancefailure)。

已知，单层多晶硅nvm的设计可以减少额外的制程成本。单层多晶硅nvm系以单一层的多晶硅构成电荷储存浮置闸极。由于单层多晶硅nvm与一般cmos制程兼容，因此常应用于嵌入式内存领域、混合模式电路及微控制器(如系统单芯片，soc)中的嵌入式非挥发性内存。

通过热电子注入技术(也称为通道热电子或che编程)可实现内存单元的编程，经由抹除闸极的fn隧穿可以抹除内存单元。通常，为了实现较佳的抹除效能，需要较大的记忆胞尺寸以获取较高的耦合率。此外，现有技术的mtp内存需要较大的操作窗口(operationwindow)以涵盖参考电流变异(referencecurrentvariation)，这也限制的记忆胞的尺寸进一步微缩的可能性。

技术实现要素：

本发明的主要目的在提供一种改良的单层多晶硅(single-poly)非挥发性内存(non-volatilememory，nvm)单元，具有不对称的记忆胞布局(asymmetriccelllayout)结构，可以解决现有技术的不足与缺点。

根据本发明实施例，一种单层多晶硅非挥发性内存单元，包含：一半导体衬底，具有一第一导电型(例如p型)；第一、第二、第三od区域，设于半导体衬底上，且由一隔离区域彼此分离，其中第一od区域和第二od区域形成在一第一离子井内，且第一离子井具有一第二导电型(例如n型)；一第一记忆胞，设于第一od区域上；一第二记忆胞，设于第二od区域上，其中第一记忆胞和第二记忆胞相对于一轴线呈现不对称的记忆胞布局结构；以及一抹除闸极，设于第三od区域。

根据本发明实施例，第一od区域和第二od区域彼此平行并且沿着一第一方向延伸，第三od区域沿着一第二方向延伸。第三od区域形成在一第二离子井内，且第二离子井具有第一导电型(例如p型)。

根据本发明实施例，第一记忆胞包含一第一选择晶体管与一第一浮置闸极晶体管彼此串联在一起，并且共同设置在第一od区域上，第二记忆胞包含一第二选择晶体管与一第二浮置闸极晶体管彼此串联在一起，并且共同设置在第二od区域上。

根据本发明实施例，第一选择晶体管包含一第一源极掺杂区、一第一共享掺杂区，以及一选择闸极，其中第一源极掺杂区和第一共享掺杂区具有第一导电型，其中第一浮置闸极晶体管包含第一共享掺杂区、一第一漏极掺杂区，以及一第一浮置闸极。

根据本发明实施例，第二选择晶体管包含一第二源极掺杂区、一第二共享掺杂区，以及选择闸极，其中第二源极掺杂区和第二共享掺杂区具有第一导电型，其中第二浮置闸极晶体管包含第二共享掺杂区、一第二漏极掺杂区，以及一第二浮置闸极。

根据本发明实施例，第一浮置闸极在第二方向上具有一第一通道宽度，第二浮置闸极在第二方向上具有一第二通道宽度，其中第二通道宽度小于第一通道宽度。

附图说明

所附图式系提供对实施例的进一步理解，并且被并入并构成本说明书的一部分。所附图式用以例示部分实施例，并用于解释其原理。在所附图式中：

图1为根据本发明一实施例所绘示的单层多晶硅nvm单元的例示性布局的平面示意图；

图2是沿图1的切线i-i’所示的剖面示意图；

图3是沿图1的切线ii-ii’所示的剖面示意图；

图4是沿着图1的切线iii-iii’截取的剖面示意图；

图5例示本发明实施例用于编程、抹除或读取图1中的单层多晶硅nvm单元的操作条件表；

图6例示本发明另一实施例的单层多晶硅nvm单元的布局示意图；及

图7例示本发明另一实施例的单层多晶硅nvm单元的布局示意图。

其中，附图标记说明如下：

1、2、2a、3、3a单层多晶硅nvm单元

21、22选择晶体管

31、32浮置闸极晶体管

100半导体衬底

100a、100b、100c氧化物界定(od)区域

101、103离子井

110隔离区域

121、141源极掺杂区

122、142共享掺杂区

123、143漏极掺杂区

210、220选择闸极通道区域

211、221闸极介电层

212选择闸极(sg)

302重掺杂区

310、320浮置闸极通道区域

311、321闸极介电层

312浮置闸极(fg1)

312a浮置闸极延伸部

322浮置闸极(fg2)

322a浮置闸极延伸部

322b端部

c1、c2、c3、c4记忆胞

d1第一方向

d2第二方向

vnw、vpw井电压

vsl源极线电压

vbl1、vbl2位线电压

vsg选择闸极电压

vel抹除线电压

s轴线

w1、w2通道宽度

bl1、bl2位线

sl源极线

el抹除线

具体实施方式

在下文中，将参照附图说明细节，该些附图中之内容亦构成说明书细节描述的一部份，并且以可实行该实施例之特例描述方式来绘示。下文实施例已描述足够的细节俾使该领域之一般技艺人士得以具以实施。当然，亦可实行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的申请专利范围来加以界定。

在本技术领域中，用语“氧化物界定(od)区域”(“od”区域有时被称为“氧化物界定”区域或“氧化物定义”区域)通常指衬底的硅主表面上除了局部氧化硅(locos)或浅沟槽绝缘(sti)区域之外的区域。用语“氧化物界定(od)区域”也通常指“有源区域(activearea)”，即用来形成及操作诸如晶体管等有源电路组件的区域。

本发明系有关于一种改良的单层多晶硅(single-poly)非挥发性内存(non-volatilememory，nvm)单元，具有不对称的记忆胞布局结构，可以用作多次可编程(mtp)记忆单元。在下文中，虽然以单位双记忆胞(two-cellperbit)非挥发性内存单元为例来说明，但该领域技术人员应理解本发名义可以应用于单位多记忆胞(multi-cellperbit)非挥发性内存单元。应该认识到，尽管已经使用某些导电类型示意性地说明，但是本发明也可以以相反的导电类型来实现。

图1为根据本发明实施例所绘示的单层多晶硅非挥发性内存(nvm)单元的示例性布局平面图。图2是沿着图1的切线i-i’截取的剖面示意图。图3是沿着图1中的切线ii-ii’截取的剖面示意图。图4是沿着图1的切线iii-iii’截取的剖面示意图。

如图1至图4所示，本发明单层多晶硅nvm单元1系被制作在第一导电型的半导体衬底100上，例如p型掺杂硅衬底上。在半导体衬底100上提供至少三个隔离的氧化物界定(od)区域100a、100b和100c，其由隔离区域110彼此分离。根据本发明实施例，隔离区域110可以是浅沟槽隔离(sti)区域，但不限于此。根据本发明实施例，od区域100a和od区域100b彼此平行并且沿着第一方向d1延伸。本发明单层多晶硅nvm单元1系被制作在三个od区域100a、100b和100c上。

根据本发明实施例，od区域100a和od区域100b形成在第二导电型的离子井101内，诸如n型井(nw)，od区域100c形成在第一导电型的离子井103内，诸如p型井(pw)。根据本发明实施例，离子井101和103的深度可以比隔离区域110的底部深，但不限于此。在操作时，n型离子井101被施加一井电压vnw，p型离子井103被施加一井电压vpw。

根据本发明实施例，本发明单层多晶硅nvm单元1具有相对于想象的轴线s的不对称的记忆胞布局结构。根据本发明实施例，单层多晶硅nvm单元1包括一记忆胞c1和一记忆胞c2，彼此相对于轴线s呈现不对称的记忆胞布局结构。

根据本发明实施例，如图1及图2所示，记忆胞c1包含一选择晶体管21和一浮置闸极晶体管31。选择晶体管21与浮置闸极晶体管31串联在一起，共同设置在od区域100a上。根据本发明实施例，选择晶体管21可以是pmos晶体管，包括n型井101中的源极掺杂区121、与源极掺杂区121间隔开的共享掺杂区122、在源极掺杂区121和共享掺杂区122之间且靠近半导体衬底100的主表面的选择闸极通道区域210、覆盖选择闸极通道区域210的选择闸极(sg)212，以及在选择闸极212和选择闸极通道区域210之间的闸极介电层211。

如图2所示，源极掺杂区121和共享掺杂区122可以具有第一导电型。例如，源极掺杂区121和共享掺杂区122可以是p⁺掺杂区。根据本发明实施例，源极掺杂区121可以电耦合到源极线sl。在操作时，源极掺杂区121经由源极线sl被施加一源极线电压vsl。

浮置闸极晶体管31包括od区域100a上的浮置闸极(fg1)312。根据本发明实施例，浮置闸极312由单层多晶硅组成。根据本发明实施例，浮置闸极312是单层多晶硅闸极，也就是说，没有额外的闸极层堆栈在浮置闸极312上。浮置闸极晶体管31还包括在浮置闸极312的一侧的共享掺杂区122、漏极掺杂区123、共享掺杂区122与漏极掺杂区123之间的浮置闸极通道区域310，以及介于浮置闸极312与浮置闸极通道区域310之间的闸极介电层311。在浮置闸极312的相对侧壁上可以形成侧壁子(未示出)。在操作时，漏极掺杂区123系电耦合至一位线bl1，并且经由位线bl1被施加一位线电压vbl1。

根据本发明实施例，如图1及图4所示，记忆胞c2包含一选择晶体管22和一浮置闸极晶体管32。选择晶体管22与浮置闸极晶体管32串联在一起，共同设置在od区域100b上。根据本发明实施例，选择晶体管22可以是pmos晶体管，包括n型井101中的源极掺杂区141、与源极掺杂区141间隔开的共享掺杂区142、在源极掺杂区141和共享掺杂区142之间且靠近半导体衬底100的主表面的选择闸极通道区域220、覆盖选择闸极通道区域220的选择闸极212，以及在选择闸极212和选择闸极通道区域220之间的闸极介电层221。

如图4所示，源极掺杂区141和共享掺杂区142可以具有第一导电型。例如，源极掺杂区141和共享掺杂区142可以是p⁺掺杂区。根据本发明实施例，源极掺杂区141可以电耦合到源极线sl。在操作时，源极掺杂区141经由源极线sl被施加一源极线电压vsl。

浮置闸极晶体管32包括od区域100b上的浮置闸极(fg2)322。根据本发明实施例，浮置闸极322由单层多晶硅组成。根据本发明实施例，浮置闸极322是单层多晶硅闸极，也就是说，没有额外的闸极层堆栈在浮置闸极322上。浮置闸极晶体管32还包括在浮置闸极322的一侧的共享掺杂区142、漏极掺杂区143、共享掺杂区142与漏极掺杂区143之间的浮置闸极通道区域320，以及介于浮置闸极322与浮置闸极通道区域之间的闸极介电层321。在浮置闸极322的相对侧壁上可以形成侧壁子(未示出)。在操作时，漏极掺杂区123系电耦合至一位线bl2，并且经由位线bl2被施加一位线电压vbl2。

根据本发明实施例，记忆胞c1与记忆胞c2共享选择闸极212，且选择闸极212在操作时被施加一选择闸极电压vsg。选择闸极212与浮置闸极312沿着第二方向d2上平行设置。选择闸极212与浮置闸极322沿着第二方向d2上平行设置。根据本发明实施例，选择闸极212可以是n⁺掺杂或p⁺掺杂的单层多晶硅闸极，但不限于此。侧壁子(未示出)可以形成在选择闸极212的相对侧壁上。

从图1可以看出，单层多晶硅nvm单元1还包括浮置闸极延伸部312a和322a，其分别从浮置闸极312和322连续延伸到od区域100c。根据本发明实施例，位线bl1与位线bl2可以沿着第一方向d1延伸，而抹除线el及源极线sl可以沿着第二方向d2延伸。例如，抹除线el及源极线sl可以设置在金属内连结构的第一层金属层(m1)中，而位线bl1与位线bl2可以设置在第二层金属层(m2)中，分别经由适当配置的接触插塞与下方的掺杂区电连接。

从图1中可以看出，浮置闸极延伸部312a和322a跨过位于od区域100a与od区域100c之间的隔离区域110，并部分地与od区域100c重迭。从上方观察时，浮置闸极延伸部312a和322a可呈细长形状并且沿着第一方向d1延伸。根据本发明实施例，第一方向d1与第二方向d2正交。

如图2所示，形成在od区域100c内的重掺杂区302，例如n⁺掺杂区，可以做为单层多晶硅nvm单元1的一抹除闸极。重掺杂区302与浮置闸极延伸312a和322a相邻。在抹除操作中，重掺杂区302经由抹除线el被施加一抹除线电压(vel)。根据本发明实施例，本发明单层多晶硅nvm单元1的抹除操作涉及fn隧穿机制，该fn隧穿机制经由浮置闸极延伸部312a和322a同时从浮置闸极312和322移除电子。

根据本发明实施例，如图3所示，浮置闸极通道区域310在第二方向d2上具有一通道宽度w1，浮置闸极通道区域320具有一通道宽度w2。根据本发明实施例，通道宽度w2小于通道宽度w1。例如，w2可以是w1的50～90％，但不限于此。根据本发明实施例，浮置闸极312和322在第一方向d1上的宽度(或称为通道长度)可以是大致相同的，但不限于此。根据本发明实施例，浮置闸极312与od区域100a的重迭面积大于浮置闸极322与od区域100b的重迭面积。根据本发明实施例，od区域100a的面积大于od区域100b的面积。根据本发明实施例，记忆胞c1的面积大于与记忆胞c2的面积。

根据本发明实施例，浮置闸极晶体管31和32系以同步的方式操作(例如，编程或抹除)。例如，在编程操作后，浮置闸极晶体管31和32均处于编程状态。在抹除操作后，浮置闸极晶体管31和32均处于抹除状态。由于单层多晶硅nvm单元1的记忆胞c1和记忆胞c2具有彼此相对于轴线s呈现不对称的记忆胞布局结构，这使得记忆胞c1具有较记忆胞c2高的耦合率。换言之，记忆胞c1的浮置闸极312在编程操作和抹除操作时均具有较记忆胞c2的浮置闸极322高的效率。

根据本发明实施例，藉由比较读取记忆胞c1和记忆胞c2的读取电流(readcurrent；iread)即可判别单层多晶硅nvm单元1的位逻辑状态(高位/低位)。例如，记忆胞c1的读取电流(iread1)大于记忆胞c2的读取通电流(iread2)，则单层多晶硅nvm单元1位于逻辑高位状态，记忆胞c1的读取电流(iread1)小于记忆胞c2的读取电流(iread2)，则单层多晶硅nvm单元1位于逻辑低位状态状态。但本技术领域人员也可将读取电流的比较用另一个定义，例如，记忆胞c1的读取电流(iread1)大于记忆胞c2的读取通电流(iread2)，则单层多晶硅nvm单元1位于逻辑低位状态，记忆胞c1的读取电流(iread1)小于记忆胞c2的读取电流(iread2)，则单层多晶硅nvm单元1位于逻辑高位状态。需注意，记忆胞c1的读取电流(iread1)与记忆胞c2的读取通电流(iread2)之间的电流差值大小需足够让感测放大器(senseamplifier)能够侦测辨别。

图5例示本发明实施例用于编程、抹除或读取图1中的单层多晶硅nvm单元1的操作条件表。例如：

在nvm单元1的编程(pgm)操作期间，提供给重掺杂区302的抹除线电压vel是0v～vdd。提供给选择晶体管21和22的选择闸极212的选择闸极电压vsg是0v～vdd。提供给选择晶体管21和22的源极掺杂区121和141的源极线电压vsl是vpp。提供给位线bl1和bl2的位线电压vbl1和vbl2是0v(vbl1＝vbl2＝0v)。提供给n型井101的井电压vnw是vpp，提供给p型井103的井电压vpw是0v。在这些条件下，通过通道热电子(che)机制将电子注入浮置闸极312和322，同时对记忆胞c1与记忆胞c2进行编程。其中，vpp是指编程或写入电压，vee是指抹除电压。

在nvm单元1的抹除(ers)操作期间，提供给重掺杂区302的抹除线电压vel是0v～vee(0v<vdd<vee)。提供给选择晶体管21和22的选择闸极212的选择闸极电压vsg是0v。提供给选择晶体管21和22的源极掺杂区121和141的源极线电压vsl是0v。提供给位线bl1和bl2的位线电压vbl1和vbl2是0v(vbl1＝vbl2＝0v)。提供给n型井101的井电压vnw是0v，提供给p型井103的井电压vpw是0v。在这些条件下，通过fn隧穿机制从浮置闸极312和322拉出电子，同时对记忆胞c1与记忆胞c2进行抹除。由于非挥发性内存结构是单位多记忆胞结构，所以内存数组的位故障率可以大大降低。

在nvm单元1的负抹除操作期间，提供给重掺杂区302的抹除线电压vel是0v～vee(0v<vdd<vee)，提供给选择晶体管21和22的选择闸极212的选择闸极电压vsg是0v～(vbb-vt)，提供给选择晶体管21和22的源极掺杂区121和141的源极线电压vsl是vbb，提供给位线bl1和bl2的位线电压vbl1和vbl2是vbb，其中vbb为一负电压，提供给n型井101的井电压vnw是0v，提供给p型井103的井电压vpw是0v。

在nvm单元1的读取操作期间，提供给重掺杂区302的抹除线电压vel是0v。提供给选择晶体管21和22的选择闸极212的选择闸极电压vsg是0v。提供给选择晶体管21和22的源极掺杂区121和141的源极线电压vsl是vread(vread<vdd)。提供给位线bl1和bl2的位线电压vbl1和vbl2是0v(vbl1＝vbl2＝0v)。提供给n型井101的井电压vnw是vread(vread<vdd)，提供给p型井103的井电压vpw是0v。

总结来说，在结构上，本发明一种单层多晶硅非挥发性内存单元1，包含：一半导体衬底100，具有一第一导电型(例如p型)；三个氧化物界定(od)区域，设于半导体衬底100上，且由一隔离区域110彼此分离，其中包括一第一od区域100a、一第二od区域100b以及一第三od区域100c，其中第一od区域100a和第二od区域100b形成在一第一离子井101内，且第一离子井101具有一第二导电型(例如n型)；一第一记忆胞c1，设于第一od区域100a上；一第二记忆胞c2，设于第二od区域100b上，其中第一记忆胞c1和第二记忆胞c2相对于一轴线s呈现不对称的记忆胞布局结构；以及一抹除闸极(即重掺杂区302)，设于第三od区域100c。

根据本发明实施例，第一od区域100a和第二od区域100b彼此平行并且沿着一第一方向d1延伸，第三od区域100沿着一第二方向d2延伸。第三od区域100c形成在一第二离子井103内，且第二离子井103具有第一导电型(例如p型)。

根据本发明实施例，第一记忆胞c1包含一第一选择晶体管21与一第一浮置闸极晶体管31彼此串联在一起，并且共同设置在第一od区域100a上，第二记忆胞c2包含一第二选择晶体管22与一第二浮置闸极晶体管32彼此串联在一起，并且共同设置在第二od区域100b上。

根据本发明实施例，第一选择晶体管21包含一第一源极掺杂区121、一第一共享掺杂区122，以及一选择闸极212，其中第一源极掺杂区121和第一共享掺杂区122具有第一导电型，其中第一浮置闸极晶体管31包含第一共享掺杂区122、一第一漏极掺杂区123，以及一第一浮置闸极312。

根据本发明实施例，第二选择晶体管22包含一第二源极掺杂区141、一第二共享掺杂区142，以及选择闸极212，其中第二源极掺杂区141和第二共享掺杂区142具有第一导电型，其中第二浮置闸极晶体管32包含第二共享掺杂区142、一第二漏极掺杂区143，以及一第二浮置闸极322。

根据本发明实施例，如图3所示，第一浮置闸极312在第二方向d2上具有一第一通道宽度w1，第二浮置闸极322在第二方向d2上具有一第二通道宽度w2，其中第二通道宽度w2小于第一通道宽度w1。

图6例示本发明另一实施例的单层多晶硅nvm单元的布局示意图，其中相同的区域、层或组件仍沿用相同的数字编号表示。图6例示两个单层多晶硅nvm单元2和2a，其中单层多晶硅nvm单元2包括记忆胞c1和记忆胞c2，单层多晶硅nvm单元2a包括记忆胞c3和记忆胞c4。记忆胞c1～c4共享一个od区域100c。以下仅针对单层多晶硅nvm单元2做说明。同样的，单层多晶硅nvm单元2系被制作在第一导电型的半导体衬底100上，例如p型掺杂硅衬底上。在半导体衬底100上提供至少三个隔离的氧化物界定(od)区域100a、100b和100c，其由隔离区域110彼此分离。根据本发明实施例，隔离区域110可以是浅沟槽隔离区域，但不限于此。根据本发明实施例，od区域100a～100c彼此平行并且沿着第二方向d2延伸，且od区域100c介于od区域100a和od区域100b之间。本发明单层多晶硅nvm单元2系被制作在三个od区域100a、100b和100c上。

根据本发明实施例，od区域100a和od区域100b形成在第二导电型的离子井101内，诸如n型井，od区域100c形成在第一导电型的离子井103内，诸如p型井。根据本发明实施例，离子井101和103的深度可以比隔离区域110的底部深，但不限于此。在操作时，n型离子井101被施加一井电压vnw，p型离子井103被施加一井电压vpw。

根据本发明实施例，本发明单层多晶硅nvm单元2具有相对于第二方向d2上延伸的轴线s的不对称的记忆胞布局结构。根据本发明实施例，单层多晶硅nvm单元2包括一记忆胞c1和一记忆胞c2，彼此相对于轴线s呈现不对称的记忆胞布局结构。

根据本发明实施例，记忆胞c1包含一选择晶体管21和一浮置闸极晶体管31。选择晶体管21与浮置闸极晶体管31串联在一起，共同设置在od区域100a上。根据本发明实施例，选择晶体管21可以是pmos晶体管，包括n型井101中的源极掺杂区121、与源极掺杂区121间隔开的共享掺杂区122、在源极掺杂区121和共享掺杂区122之间且靠近半导体衬底100的主表面的选择闸极通道区域(未示出)、覆盖选择闸极通道区域的选择闸极(sg)212，以及在选择闸极212和选择闸极通道区域之间的闸极介电层(未示出)。

源极掺杂区121和共享掺杂区122可以具有第一导电型。例如，源极掺杂区121和共享掺杂区122可以是p⁺掺杂区。根据本发明实施例，源极掺杂区121可以电耦合到源极线sl。在操作时，源极掺杂区121经由源极线sl被施加一源极线电压vsl。

浮置闸极晶体管31包括od区域100a上的浮置闸极312。根据本发明实施例，浮置闸极312由单层多晶硅组成。根据本发明实施例，浮置闸极312是单层多晶硅闸极，也就是说，没有额外的闸极层堆栈在浮置闸极312上。浮置闸极晶体管31还包括在浮置闸极312的一侧的共享掺杂区122、漏极掺杂区123、共享掺杂区122与漏极掺杂区123之间的浮置闸极通道区域(未示出)，以及介于浮置闸极312与浮置闸极通道区域之间的闸极介电层(未示出)。在操作时，漏极掺杂区123系电耦合至一位线bl1，并且经由位线bl1被施加一位线电压vbl1。

根据本发明实施例，记忆胞c2包含一选择晶体管22和一浮置闸极晶体管32。选择晶体管22与浮置闸极晶体管32串联在一起，共同设置在od区域100b上。根据本发明实施例，选择晶体管22可以是pmos晶体管，包括n型井101中的源极掺杂区141、与源极掺杂区141间隔开的共享掺杂区142、在源极掺杂区141和共享掺杂区142之间且靠近半导体衬底100的主表面的选择闸极通道区域(未示出)、覆盖选择闸极通道区域的选择闸极212，以及在选择闸极212和选择闸极通道区域之间的闸极介电层(未示出)。

源极掺杂区141和共享掺杂区142可以具有第一导电型。例如，源极掺杂区141和共享掺杂区142可以是p⁺掺杂区。根据本发明实施例，源极掺杂区141可以电耦合到源极线sl。在操作时，源极掺杂区141经由源极线sl被施加一源极线电压vsl。

浮置闸极晶体管32包括od区域100b上的浮置闸极322。根据本发明实施例，浮置闸极322由单层多晶硅组成。根据本发明实施例，浮置闸极322是单层多晶硅闸极，也就是说，没有额外的闸极层堆栈在浮置闸极322上。浮置闸极晶体管32还包括在浮置闸极322的一侧的共享掺杂区142、漏极掺杂区143、共享掺杂区142与漏极掺杂区143之间的浮置闸极通道区域(未示出)，以及介于浮置闸极322与浮置闸极通道区域之间的闸极介电层(未示出)。在操作时，漏极掺杂区123系电耦合至一位线bl2，并且经由位线bl2被施加一位线电压vbl2。

根据本发明实施例，记忆胞c1与记忆胞c2共享选择闸极212，且选择闸极212在操作时被施加一选择闸极电压vsg。选择闸极212与浮置闸极312沿着第一方向d1上平行设置。选择闸极212与浮置闸极322沿着第一方向d1上平行设置。根据本发明实施例，选择闸极212可以是n⁺掺杂或p⁺掺杂的单层多晶硅闸极，但不限于此。

单层多晶硅nvm单元2还包括浮置闸极延伸部312a和322a，其分别从浮置闸极312和322连续延伸到od区域100c，其中od区域100c电耦合到一抹除线。浮置闸极延伸部312a和322a跨过位于od区域100a与od区域100c之间的隔离区域110，并部分地与od区域100c重迭。从上方观察时，浮置闸极延伸部312a和322a可呈细长形状并且沿着第一方向延伸。根据本发明实施例，第一方向d1与第二方向d2正交。

根据本发明实施例，浮置闸极延伸部322a具有一增大的端部322b，这使得浮置闸极延伸部322a与od区域100c的耦合率较高。

根据本发明实施例，形成在od区域100c内的重掺杂区302，例如n⁺掺杂区，可以做为单层多晶硅nvm单元2的一抹除闸极。重掺杂区302与浮置闸极延伸312a和322a相邻。在抹除操作中，重掺杂区302经由抹除线被施加一抹除线电压(vel)。

根据本发明实施例，如图6所示，浮置闸极通道区域310具有一通道宽度w1，浮置闸极通道区域320具有一通道宽度w2。根据本发明实施例，通道宽度w2小于通道宽度w1。例如，w2可以是w1的50～90％，但不限于此。根据本发明实施例，浮置闸极312和322在第二方向d2上的宽度(或称为通道长度)可以是大致相同的，但不限于此。根据本发明实施例，浮置闸极312与od区域100a的重迭面积大于浮置闸极322与od区域100b的重迭面积。根据本发明实施例，od区域100a的面积大于od区域100b的面积。根据本发明实施例，记忆胞c1的面积大于与记忆胞c2的面积。

根据本发明实施例，浮置闸极晶体管31和32系以同步的方式操作(例如，编程或抹除)。例如，在编程操作后，浮置闸极晶体管31和32均处于编程状态。在抹除操作后，浮置闸极晶体管31和32均处于抹除状态。由于单层多晶硅nvm单元2的记忆胞c1和记忆胞c2具有彼此相对于轴线s呈现不对称的记忆胞布局结构，这使得记忆胞c1具有较记忆胞c2高的耦合率。换言之，记忆胞c1在编程操作和抹除操作时均具有较记忆胞c2高的效率。

图7例示本发明另一实施例的单层多晶硅nvm单元的布局示意图，其中相同的区域、层或组件仍沿用相同的数字编号表示。图7例示两个单层多晶硅nvm单元3和3a，其中单层多晶硅nvm单元3包括记忆胞c1和记忆胞c2，单层多晶硅nvm单元3a包括记忆胞c3和记忆胞c4。记忆胞c1～c4共享一个od区域100c。单层多晶硅nvm单元3包括浮置闸极延伸部312a和322a，其分别从浮置闸极312和322连续延伸到od区域100c，其中od区域100c电耦合到一抹除线。浮置闸极延伸部312a和322a跨过位于od区域100a与od区域100c之间的隔离区域110，并与od区域100c重迭。从上方观察时，浮置闸极延伸部312a和322a可呈细长形状并且沿着第一方向d1延伸。根据本发明实施例，第一方向d1与第二方向d2正交。

图7与图6所示实施例之差异仅在于：记忆胞c1的浮置闸极延伸部312a与od区域100c部分重迭，未跨过od区域100c，而记忆胞c2的浮置闸极延伸部322a系跨过od区域100c，这使得浮置闸极延伸部322a与od区域100c的耦合率较高。

本发明至少有以下的优点：(1)可以在抹除操作后自由读取其初始状态，不需经过唤醒编程(wake-upprogram)操作。(2)内存单元不需涵盖参考电流变异(referencecurrentvariation)，使得记忆胞的尺寸能进一步微缩。(3)内存单元可以维持足够的感测窗口(sensingwindow)。(4)具有更加的数据保持力。(5)编程/抹除操作的操作电压可以降低。(6)更快的存取时间。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。