ESD保护装置、包括ESD保护装置的半导体装置和其制造方法与流程

本发明总体上涉及可以在半导体装置上实施的静电放电(esd)保护电路。更具体地说，本发明涉及对esd事件具有增强的鲁棒性的esd保护电路。

背景技术：

在半导体装置利用、制造和/或设计中，静电放电(esd)是个问题。当从耦合到半导体装置的其它电路或从接触半导体装置的人和/或机械和工具接收到esd事件时，在半导体装置上制造的集成电路(ic)可能损坏。在esd事件期间，ic可能接收到在相对短的时间段期间引起相对大的电流的电荷。ic内部的电压由于所述大电流而增加。如果所产生的电压、电流、功率或能量超过ic的最大能力，则其可能对ic造成无法挽回的损坏。

技术实现要素：

根据本发明的第一方面，提供一种用于保护集成电路免于在集成电路处接收到的静电放电esd事件的影响的esd保护装置，所述esd保护装置包括：

第一端，其被配置成耦合到所述集成电路的输入/输出i/o焊盘；

第二端，其被配置成耦合到参考电压或接地电压；

可控硅整流器scr，其具有连接到所述第一端的阳极和连接到所述参考电压或所述接地电压的阴极；以及

pnp晶体管，其与所述scr并联耦合，所述pnp晶体管具有耦合到所述第一端的发射极、耦合到所述第二端的集电极和耦合到所述scr的栅极的基极，其中所述pnp晶体管包括形成于衬底的第一侧处的第一接触区域，所述第一接触区域至少部分地被形成于所述衬底的所述第一侧处的浅槽隔离sti层包围，并且其中在所述第一接触区域和所述sti层的相交点处形成有绝缘结构。

在一个或多个实施例中，所述esd保护装置进一步包括形成于所述pnp晶体管的所述第一接触区域上的自对准硅化物结构，其中所述绝缘结构完全包围所述自对准硅化物结构的侧缘。

在一个或多个实施例中，所述自对准硅化物结构被配置成耦合到所述参考电压或所述接地电压。

在一个或多个实施例中，所述衬底包括具有所述第一侧的p掺杂衬底，并且所述esd保护装置进一步包括形成于所述p掺杂衬底中的隔离结构，所述隔离结构将所述p掺杂衬底的第一区域与所述p掺杂衬底的第二区域分离，所述隔离结构包括在横向方向上布置在所述p掺杂衬底的所述第一区域与所述第二区域之间的界面处的n埋层，所述第一区域从所述第一侧向所述n埋层延伸，其中所述scr定位在所述第一区域中，使得所述n埋层存在于所述scr下方、在所述第一区域与所述第二区域之间的所述界面处，并且所述n埋层不存在于所述pnp晶体管下方。

在一个或多个实施例中，所述esd保护装置进一步包括从所述第一侧延伸并且接触所述n埋层的n掺杂区域，所述n掺杂区域将所述scr定位在其中的所述第一区域与定位在所述第一区域外部的所述pnp晶体管隔离。

在一个或多个实施例中，所述pnp晶体管的所述基极通过所述n掺杂区域耦合到所述scr的所述栅极。

在一个或多个实施例中，所述绝缘结构包括抗蚀剂保护氧化物rpo。

在一个或多个实施例中，所述绝缘结构是第一绝缘结构；

所述scr包括至少第二接触区域和第三接触区域；

第二绝缘结构包围所述第二接触区域；并且

第三绝缘结构包围所述第三接触区域，其中所述第一绝缘结构与所述第一绝缘结构和所述第二绝缘结构不相连。

在一个或多个实施例中，所述scr是第一scr，并且所述esd保护装置进一步包括布置在所述第一scr与所述第二端之间的第二scr，所述第二scr的阳极连接到所述第一scr的阴极，并且所述第二scr的阴极连接到所述第二端。

在一个或多个实施例中，所述衬底包括具有所述第一侧的p掺杂衬底，并且所述esd保护装置进一步包括形成于所述p掺杂衬底中的隔离结构，所述隔离结构将所述p掺杂衬底的第一区域与所述p掺杂衬底的第二区域分离，所述隔离结构包括在横向方向上布置在所述p掺杂衬底的所述第一区域与所述第二区域之间的界面处的n埋层，所述第一区域从所述第一侧向所述n埋层延伸，其中所述第一scr和所述第二scr定位在所述第一区域中，使得所述n埋层存在于所述第一scr和所述第二scr下方、在所述第一区域与所述第二区域之间的所述界面处，并且所述n埋层不存在于所述pnp晶体管下方。

根据本发明的第二方面，提供一种集成电路，其包括根据第一方面所述的esd保护装置中的至少一个。

根据本发明的第三方面，提供一种制造包括esd保护装置的半导体装置的方法，所述方法包括：

获得衬底，所述衬底具有形成于其中的可控硅整流器scr和pnp晶体管，所述pnp晶体管与所述scr并联耦合，其中所述pnp晶体管包括形成于所述衬底的第一侧处的第一接触区域，所述第一接触区域至少部分地被形成于所述衬底的所述第一侧处的浅槽隔离sti层包围；以及

在所述第一接触区域和所述sti层的相交点处形成绝缘结构。

在一个或多个实施例中，所述方法进一步包括：

在所述pnp晶体管的所述第一接触区域上形成自对准硅化物结构；并且

所述形成所述绝缘结构包括用所述绝缘结构完全包围所述自对准硅化物结构的侧缘，其中所述绝缘结构包括抗蚀剂保护氧化物rpo。

在一个或多个实施例中，所述获得所述衬底包括：

获得p掺杂衬底；以及

在所述p掺杂衬底中形成隔离结构，所述隔离结构将所述p掺杂衬底的第一区域与所述p掺杂衬底的第二区域分离，所述隔离结构包括在横向方向上布置在所述p掺杂衬底的所述第一区域与所述第二区域之间的界面处的n埋层，所述第一区域从所述p掺杂衬底的所述第一侧向所述n埋层延伸，其中所述scr定位在所述第一区域中，使得所述n埋层存在于所述scr下方、在所述第一区域与所述第二区域之间的所述界面处，并且所述n埋层不存在于所述pnp晶体管下方。

根据本发明的第四方面，提供一种半导体装置，其包括：

集成电路；以及

静电放电esd保护装置，其用于保护所述集成电路免于在所述集成电路的输入/输出i/o焊盘处接收到的esd事件的影响，其中所述esd保护装置是根据第一方面所述的esd保护装置。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

附图用于进一步说明各个实施例并且用于解释全部根据本发明的各种原理和优点，在附图中的单独视图中，相似的附图标记指代相同或功能上类似的元件，附图不一定按比例绘制，并且附图连同以下详细说明被结合到本说明书中并形成本说明书的一部分。

图1以横截面视图示出了根据实施例的包括esd保护装置的半导体装置的结构；

图2示出了图1的横截面视图中的esd保护装置的电路的晶体管；

图3示出了在图1和图2的半导体装置中实施的esd保护装置的电路图；

图4示出了图1到图3的esd保护装置的操作特性；

图5以横截面视图示出了根据另一个实施例的图1的半导体装置的结构；

图6以横截面视图示出了根据另一个实施例的实施esd保护装置的另一个半导体装置的结构；

图7以横截面视图示出了根据另一个实施例的图6的半导体装置的结构；

图8示出了在图6和图7的半导体装置中实施的esd保护装置的电路图；并且

图9示出了制造包括对esd事件具有增强的鲁棒性的esd保护装置的半导体装置的方法。

具体实施方式

总的来说，本公开涉及静电放电(esd)保护装置、包括esd保护装置的半导体装置、以及用于制造包括esd保护装置的半导体装置的方法。更具体地说，esd保护电路被实施为与一个或多个双向可控硅整流器(scr)组合的pnp晶体管。在一些实施例中，pnp晶体管被制造成包括适当定位的绝缘结构(例如，抗蚀剂保护氧化物(resistprotectiveoxide))，所述绝缘结构可以提高esd保护电路对esd事件的鲁棒性。在一些实施例中，组合型scr/pnp晶体管架构被进一步形成为使得n埋层定位在所述一个或多个scr下方，但n埋层不存在于pnp晶体管下方，从而进一步提高esd保护电路对esd事件的鲁棒性。pnp晶体管可以结合到现有技术组合型scr/pnp晶体管架构中，而无需工艺变化并且不会增加esd电路在现有技术组合型scr/pnp晶体管架构内的占用空间。

本公开被提供用于以使能方式进一步解释在应用时制作和使用根据本发明的实施例的最佳方式。本公开还被提供用于增强对本发明的发明性原理及优点的理解和认识，而不是以任何方式对本发明进行限制。本发明仅由所附权利要求限定，包括在本申请未决期间做出的任何修改以及如所公布的那些权利要求的所有等效物。

应当理解，对如第一和第二、顶部和底部等关系术语(如果有的话)的使用仅用于将实体或动作彼此区分，而不一定需要或暗示这种实体或动作之间的任何这种实际关系或顺序。此外，可以使用各种阴影和/或影线来示出附图中的一些，以便区分在各个结构层内产生的不同元件。可以利用当前和即将到来的沉积、图案化、蚀刻等的微加工技术来产生结构层内的这些不同元件。因此，尽管在图示中利用了不同的阴影和/或影线，但是结构层内的不同元件可以由相同的材料形成。

用包括可能的专用集成电路(ic)或具有集成处理或控制或其它结构的ic在内的ic或在所述ic中实施许多发明性功能和许多发明性原理是最佳方式。预期的是，尽管存在通过例如可用时间、当前技术和经济考虑激发的可能重大的努力和许多设计选择，但是当受本文公开的概念和原理指导时，本领域的技术人员将容易通过最少的实验产生此类ic或结构。因此，为了简洁起见并且为了最小化任何模糊根据本发明的原理和概念的风险，对此类结构和ic的另外讨论(如果有的话)将限于有关各个实施例的原理和概念的要点。

参照图1，图1以横截面视图示出了根据实施例的包括esd保护装置22的半导体装置20的结构。本文中仅呈现了横截面视图。本领域的技术人员将认识到，所述结构在垂直于附图的平面的方向上延伸某个距离。另外，如下文所讨论的，所述结构中的一些围绕区域，这意味着所述结构在垂直于附图的平面的方向上延伸某个距离并且随后沿着平行于附图的平面的路径行进。

esd保护装置22需要可以在人体模型(hbm)测试(例如，模拟由于人体放电而产生的esd)中提供紧凑尺寸和令人满意的保护裕度的组合型scr/pnp晶体管架构。另外，如组合型scr/pnp晶体管架构等包括esd保护电路的半导体装置应通过系统级测试以验证它们对可能以其它方式损坏半导体装置上的集成电路的所经历扰动(例如，esd事件)的抵抗力。测试半导体装置的esd鲁棒性可以涉及实施国际电工委员会(iec)发布的iec61000-4-2系统级标准以支持esd符合性鉴定。此标准定义了应由esd测试仪提供的对应系统级esd脉冲波形参数，概括了对应测试方法、合格/不合格标准等。对于一些现有技术组合型scr/pnp晶体管架构来说，通过系统级iec61000-4-2枪应力测试(gun-stresstest)是具有挑战性的。根据下文描述的实施例，相对于现有技术设计，esd保护装置22包括可以增强esd保护装置22的esd鲁棒性的结构特征。

继续参照图1，半导体装置20包括p掺杂衬底24。p掺杂衬底24具有第一侧26。在一些配置中，p掺杂衬底24还可以被细分成两层。底层(在图1中呈现的朝向上看)是在其上已经制造了p掺杂外延层的p掺杂半导体材料。在此配置中，p掺杂半导体材料应当与p掺杂外延层相当。另外，应当注意的是，可以在电气上通过衬底连接28使p掺杂衬底24与衬底电压或接地电压接触。在此例子中，衬底连接28耦合到以相对较高的掺杂进行p掺杂的衬底接触区域30。衬底接触区域30从第一侧延伸某个距离进入到p掺杂衬底24中并且嵌入在(规则的)p掺杂区域32中，所述p掺杂区域32的p掺杂物浓度介于衬底接触区域30的p掺杂物浓度与p掺杂衬底24的p掺杂物浓度之间。

在p掺杂衬底24内制造有隔离结构34。隔离结构34将p掺杂衬底24的第一区域36与p掺杂衬底24的第二区域38分离。第一区域36总体上被隔离结构34围绕。隔离结构34包括布置在p掺杂衬底24内部、在p掺杂衬底24的第一区域36与第二区域38之间的界面处的至少n埋层(nbl)40。n埋层40在横向方向上布置，并且从p掺杂衬底24的第一侧26看，被布置在第一区域36与第二区域38之间的界面下方。另外，隔离结构34可以包括围绕第一区域36的深槽隔离(dti)结构42、44。仍进一步地，隔离结构34可以包括从第一侧26向n埋层40延伸的n掺杂区域46、48。n掺杂区域46、48与深槽隔离结构42、44相邻并且围绕第一区域36。

第一n掺杂区域50和第二n掺杂区域52布置在第一区域36内并且从第一侧26向n埋层40延伸。第一n掺杂区域50和第二n掺杂区域52将第一区域36细分成第一p外延部分54、第二p外延部分56和第三p外延部分58。第一p外延部分54、第二p外延部分56和第三p外延部分58彼此不重叠。

第一p掺杂区域60布置在第一p外延部分54中，第二p掺杂区域62布置在第二p外延部分56中，并且第三p掺杂区域64布置在第三p外延部分58中。第一p掺杂区域60、第二p掺杂区域62和第三p掺杂区域64中的每一个从p掺杂衬底24的第一侧26延伸到其对应的p外延部分54、56、58中。应注意的是，p掺杂区域60、62、64并不完全朝n埋层40延伸。另外，p掺杂区域60、62、64的p掺杂物浓度高于相应的第一p外延部分54、第二p外延部分56和第三p外延部分58的p掺杂物浓度。

在第一p掺杂区域60内布置有第一p+接触区域66。第一p+接触区域66连接到作为esd保护装置22的参考电压ref的第一电连接68并且总体上连结到接地电压。应注意的是，第一p掺杂区域60未通过第一p掺杂区域60内的n掺杂接触区域连接到第一电连接68。第一p+接触区域66的p掺杂物浓度高于第一p掺杂区域60的p掺杂物浓度。

第二p掺杂区域62和第三p掺杂区域64中的每一个中布置有n接触区域70、72和p+接触区域74、76。n接触区域70、72和p+接触区域74、76从p掺杂衬底24的第一侧26延伸到相应的p掺杂区域62、64中。然而，n接触区域70、72和p+接触区域74、76未完全延伸到相应的第二p掺杂区域62和第三p掺杂区域64的底部。如在从第一侧26起的方向上可见，n接触区域70、72和p+接触区域74、76被相应的第二p掺杂区域62和第三p掺杂区域64包围。p+接触区域74、76的p掺杂物浓度高于p掺杂区域62、64的p掺杂物浓度。

因此，n接触区域70和p+接触区域74布置在第二p掺杂区域62内。第二电连接78连接到n接触区域70和p+接触区域76两者。第二电连接78被配置成连接到半导体装置20的集成电路的输入/输出(i/o)装置或焊盘80。同样，n接触区域72和p+接触区域76布置在第三p掺杂区域64内。第三电连接82连接到n接触区域72和p+接触区域76。第三电连接82被配置成连接到参考电压ref或连接到接地电压gnd。

应当观察到的是，第一p+接触区域66被浅槽隔离(sti)层84围绕。类似地，包含n接触区域70、72和p+接触区域74、76的第二p掺杂区域62和第三p掺杂区域64的部分被浅槽隔离层84围绕。浅槽隔离是限制或防止相邻半导体装置部件之间(例如，p+接触区域66与n/p+接触区域70、74之间和/或n/p+接触区域70、74与n/p+接触区域72、76之间)发生电流泄露的集成电路特征。因此，第一p+接触区域66至少部分地被形成于p掺杂衬底24的第一侧26处的sti层84包围。

现在参照图2，图2示出了图1的横截面视图中的esd保护装置22的电路的晶体管t1、t2、t3、t4。esd保护装置22的结构实施特定电路。所示晶体管t1、t2、t3、t4可以与接收到正极化esd事件的情形(例如，正电压的esd事件)相关。在图2中，假设的是，半导体装置20的i/o焊盘80以及因此第二电连接78关于gnd接收到快速上升的高正电压(正极化esd事件)。与晶体管t4耦合的晶体管t1、t2形成用于对esd电流的一部分进行分流的可控硅整流器(scr)装置。晶体管t3将与晶体管t1耦合以形成用于对负esd电流进行分流的另一个scr装置。

产生晶体管t1和t2的结构形成由虚线框88圈定的可控硅整流器(scr)装置，以下称作scr装置88或第一scr装置88。从第一p掺杂区域60到第一n掺杂区域50到第二p掺杂区域62的p-n-p结形成pnp晶体管t3。形成pnp晶体管t3的结构由虚线框90圈定，以下称作pnp晶体管90。pnp晶体管90的基极通过n埋层nbl40和第一n掺杂区域50连接到scr装置88的栅极。共同地，scr装置88和pnp晶体管90因此形成用于半导体装置20上或中包含的一个或多个集成电路的esd保护装置22。

图3示出了在半导体装置20(图1和图2)中实施的esd保护装置22的电路图。如图3所示，esd保护装置22包括第一端92，所述第一端92被配置成连接到受esd保护装置22保护的集成电路94的i/o焊盘80。为了简化说明，集成电路94由框表示。本领域的技术人员将认识到，集成电路94可以包括至少部分地由形成于半导体材料中的被设计成执行一个或多个特定功能的晶体管形成的各种电子电路。为了简洁起见，本文将不对集成电路94进行进一步描述。

esd保护装置22另外包括第二端96，所述第二端96被配置成连接到半导体装置20(图2)上可获得的参考电压或接地。假设半导体装置在未接收到esd事件的正常状况下运行，则第二端96连接到参考电压或接地电压。pnp晶体管t1和npn晶体管t2(如关于图2所讨论的)形成scr装置88。scr装置88的阳极98“a”耦合到第一端92，并且scr装置88的阴极100“ca”耦合到第二端96。esd保护装置22另外包括pnp晶体管t3，以下称作pnp晶体管90。pnp晶体管90包括耦合到第一端92的发射极102“e”、耦合到第二端96的集电极104“co”以及耦合到scr装置88的栅极108“g”的基极106“b”。

图4示出了esd保护装置22(图1到图3)的操作特性。scr装置88(图1)可以具有第一图表110中呈现的操作特性。如果scr装置88两端的电压朝第一触发电压vt1增加，则scr装置88开始运行。当达到第一触发电压vt1时，通过esd保护装置22的电流值等于触发电流it1。一旦scr装置88开始运行，scr装置88两端的电压就下降到保持电压vh，并且从所述点开始，如果通过scr装置88的电流增加，则scr装置88两端的电压也线性地增加。第一触发电压vt1在很大程度上取决于第二n掺杂区域52与第三p掺杂区域64之间沿着通过第三外延部分58的最短线的距离。因此，第二n掺杂区域52与第三p掺杂区域64之间的距离可以被配置成获得第一定义触发电压vt1。

pnp晶体管90可以具有如第二图表112中呈现的操作特性。当esd保护装置22两端的电压增加时，从第一n掺杂区域50朝向第一p掺杂区域60的n-p结被反向偏置。一旦在第二触发电压vt2下达到此结的击穿电压，就通过此n-p结产生由碰撞电离造成的雪崩现象。空穴电流从第一p掺杂区域60流过。第一p掺杂区域60是电阻式的，并且一旦第一n掺杂区域50(其连接到接地)与第一p掺杂区域60之间的电压差变得大于例如0.3伏特，pnp晶体管90就开始运行。一旦pnp晶体管90开始运行，通过pnp晶体管90的电流就随着pnp晶体管90两端的电压线性地增加。第二触发电压vt2在很大程度上取决于第一p掺杂区域60与第一n掺杂区域50之间沿着通过第一p外延部分54的最短线的距离。因此，第一p掺杂区域60与第一n掺杂区域50之间的距离被配置成获得第二预定义触发电压vt2。

scr装置88可以被配置成具有大于第二触发电压vt2的第一触发电压vt1。因此，当esd保护装置22两端的电压增加时，首先达到第二触发电压vt2。因此，pnp晶体管90被首先接通，并且初始地朝着参考电压引脚ref将esd事件的电流引离。如果在pnp晶体管90开始运行之后，esd保护装置22两端的电压继续增加，则可能达到第一触发电压vt1，并且还可能接通scr装置88以朝着参考电压引脚ref传导esd事件的更多电流。这样可能导致折转(snapback)行为。然而，可能仅在折转电流isb下观察到折转行为，所述折转电流可能比scr装置88的触发电流it1高很多。第三图表114中呈现了包括scr装置88和pnp晶体管90的组合的esd保护装置22的行为的例子。

图表中呈现的行为提供了半导体装置20中的esd保护装置22响应于esd事件而做出的示例行为。本领域的技术人员将认识到，包括scr装置和pnp晶体管的组合架构的其它esd保护装置可以响应于esd事件而展现出与所示行为不同的行为。

向后参照图1和图2，具有系统级引脚和集成esd保护(例如，esd保护装置22)的片上系统(soc)配置、小外形封装体(sop)配置等的趋势需要系统级测试以支持系统的esd和emi符合性鉴定。可以利用esd模拟器，又称esd枪来执行一些系统级测试以测试装置(例如，半导体装置20)对静电放电(也称为esd事件)的免疫力(immunity)。汽车集成电路通常放置在应用电路板上。对于汽车集成电路来说，全局引脚(globalpin)是与应用板通信/连接在应用板外部的引脚。根据汽车要求，所有全局引脚都应通过esk“枪应力”测试。对于大多数机动车辆部件供应商来说，有必要以所需电磁兼容性(emi)测试的一部分的形式进行esd测试。然而，对于包括组合型scr装置/pnp晶体管架构的esd保护装置(例如，esd保护装置22)来说，通过此类系统级esd测试是具有挑战性的。

根据一些实施例，esd保护装置22被制造成对esd事件具有增强的鲁棒性，并且相当地，具有增强的能力通过系统级esd测试。为此，esd保护装置22另外包括形成于第一p+接触区域66和sti层84上、在第一p+接触区域66和sti层84的相交点处的第一绝缘结构116。在一些实施例中，可以在第一p+接触区域66上形成自对准硅化物结构118，使得第一绝缘结构116完全包围自对准硅化物结构118的侧缘120。因此，自对准硅化物结构118插置于第一p+接触区域66与第一电连接68之间以便耦合到参考电压或接地电压ref/gnd。esd保护装置22可以另外包括包围scr装置88的n接触区域70和p+接触区域74的第二绝缘结构122。类似地，第三绝缘结构124可以包围scr装置88的n接触区域72和p+接触区域76。可以在n接触区域70、72和p+接触区域74、76中的每一个上形成自对准硅化物结构126。

在制作集成电路装置时，经常使用硅化工艺(也称作硅化)以便获得更高的电路性能。在硅化工艺中，难熔金属层被沉积并且然后被退火。下面的硅与难熔金属层反应以产生覆盖晶体管的栅电极和源极和漏极区域的硅化物。硅化后栅极和源极/漏极区域的电阻低于未被硅化的区域，尤其是具有更小的几何结构，并且因此具有更高的电路性能。由于金属层与硅直接接触，所以此工艺有时被称作“自对准”。因此，术语“自对准硅化物(salicide)”有时被用作短语“自对准硅化物(self-alignedsilicide)”的精简形式以指代利用自对准工艺进行的触点形成。

通常，可以对晶片的一个部分执行硅化工艺，同时保护晶片的另一部分免于硅化工艺的影响。例如，可以在半导体装置结构上方沉积抗蚀剂保护氧化物(rpo)层并且然后在期望发生硅化的地方选择性地将其去除。rpo层防止在其保持处于半导体装置结构上方的地方发生硅化。

因此，可以利用这种自对准硅化工艺在相应的p+接触区域66、74、76和n接触区域70、72上方形成自对准硅化物结构118、126，并且可以由在硅化工艺期间利用的抗蚀剂保护氧化物形成绝缘结构116、122、124。在一些实施例中，第一绝缘结构116可以与第二绝缘结构122和第三绝缘结构124不相连。

在pnp晶体管90的第一p+接触区域66与sti层84的相交点处存在第一绝缘结构116(例如，抗蚀剂保护氧化物)阻挡自对准硅化物结构118，这有效地增加了第一p+接触区域的边缘处的电阻。这可以被称作添加了另外一个电阻的镇流(ballasting)技术。另外一个电阻(例如，rballast)可以促进esd装置的均匀电流流动。因此，可以避免电流聚集在esd装置的边缘或端部，由此提高esd保护装置22对esd事件的鲁棒性。此外，利用rpo层来形成第一绝缘结构116使所述技术能够在现有设计和工艺中实施，而不会增加esd保护装置的占用空间。

现在参照图5，图5以横截面视图示出了根据另一个实施例的半导体装置20的结构。图5中所示的半导体装置20的许多结构和功能与上文结合图1和图2呈现的结构和功能相同。因此，本文中将利用相同的附图标记。因此，esd保护电路22包括包围自对准硅化物结构118的第一绝缘结构116，所述自对准硅化物结构118通过第一电连接68连接到参考电压或接地(ref/gnd)。在一些实施例中，可以通过部分地去除pnp晶体管90底部的n埋层40来进一步提高半导体装置20的esd鲁棒性。

如之前详细讨论的，隔离结构34包括在横向方向上布置在p掺杂衬底24的第一区域36与第二区域38之间的界面处的n埋层40。在此例子中，隔离结构34另外包括n掺杂区域46、48以及第一n掺杂区域50和第二n掺杂区域52，所有这些区域均从第一侧26向n埋层40延伸。根据图5的实施例，scr装置88定位在第一区域36中，使得n埋层40存在于scr装置88下方、在第一区域36与第二区域38之间的界面处。然而，n埋层40不存在于pnp晶体管90下方。n掺杂区域50隔离scr装置88定位在其中的第一区域36。

在半导体装置20的这种配置中，pnp晶体管90的基极106(图3)通过n掺杂区域50耦合到scr装置88的栅极108(图3)。现有技术配置可以具有处于pnp晶体管90下方的n埋层40。在现有技术配置中，pnp晶体管90的基极106可以通过n埋层40和n掺杂区域50耦合到scr装置88的栅极108。在pnp晶体管90下方存在n掺杂区域50可能限制esd保护装置的esd性能。在图5的配置中，由于存在绝缘结构116，所以可以实现对esd事件的增强的鲁棒性。另外，不存在n埋层40消除了竖直pnp配置以便因此进一步提高esd保护装置22的esd性能。

现在参照图6，其以横截面视图示出了根据另一个实施例的实施esd保护装置132的另一个半导体装置130的结构。在图6中，esd保护装置132包括并联耦合到第一scr装置88的pnp晶体管90。为了简洁起见，本文中未重复对半导体装置20(图1)和半导体装置130二者共有的第一scr装置88和pnp晶体管90的结构的另外描述。在此配置中，第一scr装置88的第三电连接82串联耦合到第二可控硅整流器(scr)装置134，所述第二scr装置134提供到参考电压或接地(ref/gnd)的耦合。与半导体装置20(图1)的单scr装置88配置相比，第一scr装置88和第一scr装置134的串联布置可以提供更高的触发电压vt1。

与esd保护装置22(图1)一样，esd保护装置134的pnp晶体管90包括包围自对准硅化物结构118的绝缘结构116，所述自对准硅化物结构118通过第一电连接68连接到参考电压或接地(ref/gnd)。在pnp晶体管90的第一p+接触区域66与sti层84的相交点处存在第一绝缘结构116(例如，抗蚀剂保护氧化物)阻挡自对准硅化物结构118，这有效地增加了第一p+接触区域的边缘处的电阻。这种电阻增加提高了esd保护装置132对esd事件的鲁棒性。

图7以横截面视图示出了根据另一个实施例的半导体装置130的结构。图7中所示的半导体装置130的许多结构与关于图6呈现的结构相同。因此，本文中将利用相同的附图标记。因此，esd保护装置132包括包围自对准硅化物结构118的第一绝缘结构116，所述自对准硅化物结构118通过第一电连接68连接到参考电压或接地(ref/gnd)。与上文所呈现的结构相同，在一些实施例中，可以通过部分地去除pnp晶体管90底部的n埋层40来进一步提高半导体装置130的esd鲁棒性。

在图7的示例实施例中，隔离结构34包括在横向方向上布置在p掺杂衬底24的第一区域36与第二区域38之间的界面处的n埋层40。在此例子中，隔离结构34另外包括与第二scr装置134相关联的n掺杂区域46、48，第一n掺杂区域50和第二n掺杂区域52以及n掺杂区域136、138和140，所有这些区域均从第一侧26向n埋层40延伸。根据图7的实施例，第一scr装置88和第二scr装置134定位在第一区域36中，使得n埋层40存在于第一scr装置88和第二scr装置134下方、在第一区域36与第二区域38之间的界面处。然而，n埋层40不存在于pnp晶体管90下方。n掺杂区域50将第一scr装置88和第二scr装置134定位在其中的第一区域36与pnp晶体管90隔离。在图7的配置中，由于存在绝缘结构116，所以可以实现对esd事件的增强的鲁棒性。另外，不存在n埋层40消除了竖直pnp配置以便因此进一步提高esd保护装置132的esd性能。

图8示出了在图6和图7的半导体装置130中实施的esd保护装置132的电路图。如上文所讨论的，esd保护装置132包括第一scr装置88和第二scr装置134的串联布置。第一scr装置88和第二scr装置134的这种串联布置与pnp晶体管90并联布置。esd保护装置132包括i/o端142，所述i/o端142被配置成耦合到在半导体装置130(图6)上实施的集成电路的i/o装置(例如，ic94的i/o焊盘80)。esd保护装置132另外包括被配置成耦合到参考电压或接地(ref/gnd)的端144。esd保护装置132包括第一scr装置88、第二scr装置134和pnp晶体管90。

第一scr装置88的阳极146“a”耦合到i/o端142，第一scr装置88的阴极148“ca”耦合到第二scr装置134的阳极150“a”。第二scr装置134的阴极152“ca”耦合到端144。pnp晶体管90的发射极154“e”耦合到i/o端142，pnp晶体管90的集电极156“co”耦合到端144，并且pnp晶体管90的基极158“b”耦合到第一scr装置88的栅极160“g”。esd保护装置132的操作行为与之前讨论的esd保护装置22(图1)的操作行为类似。然而，第一scr装置88和第二scr装置134的串联布置的第一触发电压vt1可以高于图1的单scr装置配置的触发电压vt。

图1到图8的esd保护装置配置被提供用于说明组合型scr/pnp晶体管架构的pnp晶体管的负极引脚上的p+区域的边缘处的绝缘结构的特征以及在组合型scr/pnp晶体管架构的pnp晶体管下方不存在n埋层以增强此类esd保护装置对esd事件的鲁棒性并且因此保护相关联集成电路免于损坏。可替换的是，可以采用包括组合型scr/pnp晶体管的各种其它esd保护装置架构，在所述esd保护装置架构中，esd保护装置的鲁棒性通过以下得到增强：在pnp晶体管的负极引脚上的p+区域的边缘处形成绝缘结构和/或去除组合型scr/pnp晶体管的pnp晶体管下方的n埋层。

图9示出了制造包括对esd事件具有增强的鲁棒性的esd保护装置的半导体装置的方法170。将关于对包括esd保护装置22的半导体装置20的制造对方法170进行讨论。因此，在对方法170的接下来的讨论期间，应当同时参照图1和图5。以下方法同等地适用于图6的配置以及可替代的组合型scr/pnp晶体管架构。

在框172处，获得p掺杂半导体衬底，其包括将p掺杂衬底的第一区域和第二区域(例如，第一区域36和第二区域38)分离的隔离结构(例如，隔离结构34)。隔离结构包括在横向方向上布置在p掺杂衬底的第一区域与第二区域之间的界面处的n埋层(例如，n埋层40)，其中第一区域从p掺杂衬底的第一侧(例如，第一侧26)向n埋层延伸。至少一个scr装置(例如，scr装置88)和pnp晶体管(例如，pnp晶体管90)形成于第一区域中。如上文详细讨论的，pnp晶体管与scr装置并联耦合，并且pnp晶体管包括形成于衬底的第一侧处的第一接触区域(例如，pnp晶体管90的第一接触区域66)，所述第一接触区域至少部分地被形成于衬底的第一侧处的浅槽隔离层(例如，sti层84)包围。

在通过框172内的虚线框174表示的任选实施例中，可能已经在制造n埋层期间将n埋层从pnp晶体管下方去除(参见图5)，使得n埋层存在于scr装置下方、在第一区域与第二区域之间的界面处，但n埋层不存在于pnp晶体管下方。

在框176处，在第一接触区域上并且在sti层上、在第一接触区域与sti层的相交点处形成绝缘结构(例如，第一绝缘结构116)。在绝缘结构中形成有开口以暴露第一接触区域的将要经历硅化工艺的那个部分。可以在第一侧处形成另外的绝缘结构(例如，第二绝缘结构122和第三绝缘结构124)，所述另外的绝缘结构包围scr装置的将要经历硅化工艺的其它区域。绝缘结构可以由沉积在半导体装置结构上方并且在期望发生硅化的地方被选择性地去除的抗蚀剂保护氧化物(rpo)层形成。一个或多个rpo绝缘结构防止在其保持处于半导体装置结构上方的地方发生硅化。

在框178处，可以在半导体装置上的从rpo绝缘层暴露的那些区域处沉积难熔金属层并对其进行退火。p掺杂衬底的下面的硅与难熔金属层反应以在被暴露区域(例如，第一p+接触区域66、n接触区域70、72以及p+接触区域74、76)上方产生自对准硅化物结构(例如，自对准硅化物结构118、126)。因此，rpo绝缘层完全包围形成于pnp晶体管的p+接触区域上的自对准硅化物结构的侧缘(即，120)。在框178之后，可以执行制造工艺的另外操作。然而，上述方法产生了esd保护装置，其包括包围形成于pnp晶体管的p+接触区域上的自对准硅化物结构的rpo绝缘层，并且任选地产生了对pnp晶体管下方的n埋层的去除，这产生esd保护装置对esd事件的增强的鲁棒性以及由此产生的对与esd保护装置相关联的一个或多个集成电路的改进的保护。

本文描述的半导体衬底可以是任何半导体材料或如砷化镓、硅锗、绝缘体上硅(soi)、硅、单晶硅等材料的组合以及上述各项的组合。如本文所用，术语“半导体”旨在包括任何半导体，无论是单晶半导体、多晶半导体还是非晶半导体，并且旨在包括iv族半导体、非iv族半导体、化合物半导体以及有机和无机半导体。此外，术语“衬底”和“半导体衬底”旨在包括单晶结构、多晶结构、非晶结构、薄膜结构、分层结构如例如但不限于绝缘体上半导体(soi)结构和其组合。为了便于解释并且不旨在进行限制，本文针对硅半导体描述了半导体装置和制作方法，但是本领域的技术人员将理解的是，还可以使用其它半导体材料。此外，各种装置类型和/或掺杂半导体区域可以被认为是属于n型或p型，但是这只是为了便于描述并且不旨在进行限制，并且这种认为可以被替换成更普遍的描述，即属于“第一导电类型”或“相反的第二导电类型”，其中第一类型可以是n型或p型，并且第二类型可以是p型或n型。

可以关于单个导体、多个导体、单向导体或双向导体阐述或描述如本文所讨论的导体。然而，不同实施例可以改变导体的实施方式。例如，可以使用单独的单向导体，而不是双向导体，并且反之亦然。而且，可以用连续地或以时分复用方式传递多个信号的单个导体来代替多个导体。同样，承载多个信号的单个导体可以被分成承载这些信号的子集的各种不同导体。因此，存在许多用于传送信号的选项。

因此，应理解的是，本文描绘的架构仅仅是示例性的，并且可以实施实现相同功能的许多其它架构。在抽象但仍明确的意义上，用于实现相同功能的部件的任何布置被有效地“关联”，使得期望功能被实现。因此，本文中被组合以实现特定功能的任何两个部件可以被视为彼此“相关联”，使得期望功能被实现，而不论架构或中间部件如何。同样，如此关联的任何两个部件也可以被视为彼此“可操作地连接”或“可操作地耦合”以实现期望功能。另外，应注意的是，当电子电路或半导体装置的两个部件彼此“耦合”时，在所述两个部件之间存在至少一条导电路径。然而，“耦合”并不意味着所述两个部件之间不存在其它装置，并且当两个部件彼此耦合时，所述两个部件之间的电连接上可以存在其它电子部件。

本文描述的实施例需要esd保护装置、包括esd保护装置的半导体装置以及用于制造包括esd保护装置的半导体装置的方法。一种用于保护集成电路免于在所述集成电路处接收到的esd事件的影响的静电放电(esd)保护装置的实施例，所述esd保护装置包括：第一端，其被配置成耦合到所述集成电路的输入/输出(i/o)焊盘；第二端，其被配置成耦合到参考电压或接地电压；可控硅整流器(scr)，其具有连接到所述第一端的阳极和连接到所述参考电压或所述接地电压的阴极；以及pnp晶体管，其与所述scr并联耦合。所述pnp晶体管具有耦合到所述第一端的发射极、耦合到所述第二端的集电极和耦合到所述scr的栅极的基极，其中所述pnp晶体管包括形成于衬底的第一侧处的第一接触区域，所述第一接触区域至少部分地被形成于所述衬底的所述第一侧处的浅槽隔离(sti)层包围，并且其中在所述第一接触区域和所述sti层的相交点处形成有绝缘结构。

在例子中，所述esd保护装置另外包括形成于所述pnp晶体管的所述第一接触区域上的自对准硅化物结构。所述绝缘结构完全包围所述自对准硅化物结构的侧缘。

在例子中，所述自对准硅化物结构被配置成耦合到所述参考电压或所述接地电压。

在例子中，所述衬底包括具有所述第一侧的p掺杂衬底。所述esd保护装置另外包括形成于所述p掺杂衬底中的隔离结构。所述隔离结构将所述p掺杂衬底的第一区域与所述p掺杂衬底的第二区域分离。所述隔离结构包括在横向方向上布置在所述p掺杂衬底的所述第一区域与所述第二区域之间的界面处的n埋层。所述第一区域从所述第一侧向所述n埋层延伸。所述scr定位在所述第一区域中，使得所述n埋层存在于所述scr下方、在所述第一区域与所述第二区域之间的所述界面处。所述n埋层不存在于所述pnp晶体管下方。

在例子中，所述esd保护装置另外包括从所述第一侧延伸并接触所述n埋层的n掺杂区域。所述n掺杂区域将所述scr定位在其中的所述第一区域与定位在所述第一区域外部的所述pnp晶体管隔离。

在例子中，所述pnp晶体管的所述基极通过所述n掺杂区域耦合到所述scr的所述栅极。

在例子中，所述绝缘结构包括抗蚀剂保护氧化物(rpo)。

在例子中，所述绝缘结构是第一绝缘结构。所述scr包括至少第二接触区域和第三接触区域；第二绝缘结构包围所述第二接触区域；并且第三绝缘结构包围所述第三接触区域。所述第三绝缘结构与所述第一绝缘结构和所述第二绝缘结构不相连。

在例子中，所述scr是第一scr。所述esd保护装置另外包括布置在所述第一scr与所述第二端之间的第二scr。所述第二scr的阳极连接到所述第一scr的阴极。所述第二scr的阴极连接到所述第二端。

在例子中，其中所述衬底包括具有所述第一侧的p掺杂衬底。所述esd保护装置另外包括形成于所述p掺杂衬底中的隔离结构。所述隔离结构将所述p掺杂衬底的第一区域与所述p掺杂衬底的第二区域分离。所述隔离结构包括在横向方向上布置在所述p掺杂衬底的所述第一区域与所述第二区域之间的界面处的n埋层。所述第一区域从所述第一侧向所述n埋层延伸。所述第一scr和所述第二scr定位在所述第一区域中，使得所述n埋层存在于所述第一scr和所述第二scr下方、在所述第一区域与所述第二区域之间的界面处。所述n埋层不存在于所述pnp晶体管下方。

一种集成电路的实施例包括所述esd保护装置中的至少一个。

一种半导体装置的实施例包括集成电路和静电放电(esd)保护装置，所述esd保护装置用于保护所述集成电路免于在所述集成电路的输入/输出(i/o)焊盘处接收到的esd事件的影响，其中所述esd保护装置包括：第一端，其被配置成耦合到所述集成电路的所述i/o焊盘；第二端，其被配置成耦合到参考电压或接地电压；可控硅整流器(scr)，其具有连接到所述第一端的阳极和连接到所述参考电压或所述接地电压的阴极；以及pnp晶体管，其与所述scr并联耦合。所述pnp晶体管具有耦合到所述第一端的发射极、耦合到所述第二端的集电极和耦合到所述scr的栅极的基极，其中所述pnp晶体管包括形成于衬底的第一侧处的第一接触区域，所述第一接触区域至少部分地被形成于所述衬底的所述第一侧处的浅槽隔离(sti)层包围，并且其中在所述第一接触区域和所述sti层的相交点处形成有抗蚀剂保护氧化物(rpo)绝缘结构。

在例子中，其中所述esd保护装置另外包括形成于所述pnp晶体管的所述第一接触区域上的自对准硅化物结构。所述rpo绝缘结构完全包围所述自对准硅化物结构的侧缘。

在例子中，所述衬底包括具有所述第一侧的p掺杂衬底。所述esd保护装置另外包括形成于所述p掺杂衬底中的隔离结构。所述隔离结构将所述p掺杂衬底的第一区域与所述p掺杂衬底的第二区域分离。所述隔离结构包括在横向方向上布置在所述p掺杂衬底的所述第一区域与所述第二区域之间的界面处的n埋层。所述第一区域从所述第一侧向所述n埋层延伸。所述scr定位在所述第一区域中，使得所述n埋层存在于所述scr下方、在所述第一区域与所述第二区域之间的所述界面处。所述n埋层不存在于所述pnp晶体管下方。

在例子中，所述esd保护装置另外包括从所述第一侧延伸并接触所述n埋层的n掺杂区域。所述n掺杂区域将所述scr定位在其中的所述第一区域与所述pnp晶体管隔离。所述pnp晶体管的所述基极通过所述n掺杂区域耦合到所述scr的所述栅极。

在例子中，所述scr是第一scr，并且所述esd保护装置另外包括布置在所述第一scr与所述第二端之间的第二scr。所述第二scr的阳极连接到所述第一scr的所述阴极。所述第二scr的阴极连接到所述第二端。

在例子中，所述衬底包括具有所述第一侧的p掺杂衬底。所述esd保护装置另外包括形成于所述p掺杂衬底中的隔离结构。所述隔离结构将所述p掺杂衬底的第一区域与所述p掺杂衬底的第二区域分离。所述隔离结构包括在横向方向上布置在所述p掺杂衬底的所述第一区域与所述第二区域之间的界面处的n埋层。所述第一区域从所述第一侧向所述n埋层延伸。所述第一scr和所述第二scr定位在所述第一区域中，使得所述n埋层存在于所述第一scr和所述第二scr下方、在所述第一区域与所述第二区域之间的界面处。所述n埋层不存在于所述pnp晶体管下方。

一种制造包括esd保护装置的半导体装置的方法的实施例，所述方法包括：获得衬底，所述衬底具有形成于其中的可控硅整流器(scr)和pnp晶体管，所述pnp晶体管与所述scr并联耦合，其中所述pnp晶体管包括形成于衬底的第一侧处的第一接触区域，所述第一接触区域至少部分地被形成于所述衬底的所述第一侧处的浅槽隔离(sti)层包围；以及在所述第一接触区域和所述sti层的相交点处形成绝缘结构。

在例子中，所述方法另外包括：在所述pnp晶体管的所述第一接触区域上形成自对准硅化物结构；并且所述形成所述绝缘结构包括：用所述绝缘结构完全包围所述自对准硅化物结构的侧缘。所述绝缘结构包括抗蚀剂保护氧化物(rpo)。

在例子中，所述获得所述衬底包括：获得p掺杂衬底以及在所述p掺杂衬底中形成隔离结构。所述隔离结构将所述p掺杂衬底的第一区域与所述p掺杂衬底的第二区域分离。所述隔离结构包括在横向方向上布置在所述p掺杂衬底的所述第一区域与所述第二区域之间的界面处的n埋层。所述第一区域从所述p掺杂衬底的所述第一侧向所述n埋层延伸。所述scr定位在所述第一区域中，使得所述n埋层存在于所述scr下方、在所述第一区域与所述第二区域之间的所述界面处。所述n埋层不存在于所述pnp晶体管下方。

因此，esd保护装置被实施为与一个或多个双向可控硅整流器(scr)组合的pnp晶体管。在一些实施例中，pnp晶体管被制造成包括适当定位的绝缘结构(例如，抗蚀剂保护氧化物)，所述绝缘结构可以提高esd保护电路对esd事件的鲁棒性。在一些实施例中，组合型scr/pnp晶体管配置被进一步形成为使得n埋层定位在所述一个或多个scr下方，但n埋层不存在于pnp晶体管下方，从而进一步提高esd保护电路对esd事件的鲁棒性。pnp晶体管可以结合到现有技术组合型scr/pnp晶体管设计中，而无需工艺变化并且不会增加esd电路在现有技术组合型scr/pnp晶体管设计内的占用空间。

本公开旨在解释如何设计并使用根据本发明的各个实施例，而不旨在限制本发明的真实、预期且合理的范围和精神。上述说明不旨在是详尽的或将本发明限制于所公开的确切形式。鉴于以上教导，修改和变化是可能的。选择并描述了一个或多个实施例以提供对本发明的原理及其实际应用的最佳说明并使本领域的技术人员能够在各个实施例中且连同如适合于所设想的特定用途的各种修改而利用本发明。在根据公平、合法和合理授权的范围来解释时，所有这种修改和变化都处于本发明的如由可在本专利申请未决期间加以修改的所附权利要求及其所有等效物确定的范围内。