半导体结构及其形成方法与流程

[0001]
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

[0002]
在半导体器件中，减小rc延迟(resistance capacitance delay)，能够提高半导体器件的性能。随着半导体工艺技术节点的推进，器件的集成度越来越高，器件的特征尺寸(critical dimension，cd)也越来越小，相应的，进一步减小rc延迟成为提高半导体器件性能的重要措施之一。
[0003]
随着半导体器件尺寸的持续减小，器件中的金属接触及互连结构的关键尺寸也越来越小。目前，为了减小rc延迟，接触孔插塞采用的材料通常为阻值较小的材料，例如钴或钨等，从而提高半导体器件的性能。
[0004]
但是，即使接触孔插塞选取了阻值较小的材料，半导体器件的性能仍有待提高。


技术实现要素：

[0005]
本发明解决的技术问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能。
[0006]
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，在所述衬底上形成栅极结构，所述栅极结构两侧的所述衬底内具有源掺杂区和漏掺杂区；在所述衬底上形成第一层间介质层，所述第一层间介质层顶部与所述栅极结构顶部齐平；在所述第一层间介质层内形成接触孔，且所述接触孔露出所述源掺杂区和所述漏掺杂区的所述衬底；在所述接触孔内填充钴层，所述钴层顶部低于所述第一层间介质层顶部；在所述钴层上形成保护层，所述保护层覆盖所述钴层，且所述保护层顶部低于所述第一层间介质层顶部。
[0007]
可选的，在所述钴层上形成保护层的步骤包括：在所述钴层上沉积保护层，所述保护层顶部与所述第一层间介质层顶部齐平；回刻所述保护层，使所述保护层顶部低于所述第一层间介质层顶部。
[0008]
可选的，沉积所述保护层的方法为化学气相沉积法或物理气相沉积法或原子层沉积法。
[0009]
可选的，所述保护层的材料为tin或tan或ta或ti。
[0010]
可选的，所述形成方法还包括：在所述保护层上形成第二层间介质层，所述第二层间介质层顶部与所述第一层间介质层顶部齐平；在所述第二层间介质层上形成第三层间介质层；在所述第二层间介质层和所述第三介质层内形成露出所述保护层的通孔；在所述通孔内填充钨层。
[0011]
可选的，所述第二层间介质层材料为si3n4、sion、sioc或sic的其中一种或多种。
[0012]
可选的，所述第三层间介质层为氧化物层。
[0013]
可选的，在所述接触孔内填充钴层前，在所述接触孔侧壁形成阻挡层，所述阻挡层
顶部与所述第一层间介质层顶部齐平。
[0014]
可选的，形成所述阻挡层后，回刻所述阻挡层，使所述阻挡层顶部低于所述第一层间介质层顶部。
[0015]
可选的，在所述接触孔内填充钴层的步骤，还包括：在所述接触孔内沉积钴层，所述钴层覆盖所述第一层间介质层顶部；对所述钴层进行平坦化处理，使所述钴层顶部与所述第一层间介质顶部齐平；刻蚀所述钴层，使所述钴层顶部与所述阻挡层顶部齐平。
[0016]
可选的，所述阻挡层材料为tin或tic。
[0017]
可选的，所述沉积钴层的方法包括电化学镀膜工艺、原子层沉积工艺、化学气相沉积法或物理气相沉积法。
[0018]
可选的，采用化学机械研磨工艺对所述钴层进行平坦化处理，所述化学机械研磨工艺的参数包括:研磨压强为1psi～5psi，研磨头转速为20rpm～100rpm，研磨液的ph值为6～9。
[0019]
可选的，刻蚀所述钴层的工艺为湿法刻蚀或干法刻蚀。
[0020]
可选的，所述湿法刻蚀的腐蚀液采用ph值为6～9的去离子水。
[0021]
可选的，所述干法刻蚀的刻蚀气体为含卤化物气体。
[0022]
利用上述方法形成的一种半导体结构，包括：衬底；栅极结构，位于所述衬底上，所述栅极结构两侧的所述衬底内具有源掺杂区和漏掺杂区；第一层间介质层，位于所述衬底上，且所述第一层间介质层顶部与所述栅极结构顶部齐平；钴层，位于所述第一层间介质层内，且所述钴层顶部低于所述第一层间介质层顶部，所述钴层与所述衬底连接；保护层，覆盖所述钴层，且所述保护层顶部低于所述第一层间介质层顶部。
[0023]
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
[0024]
本发明在所述钴层上形成保护层，所述保护层用于保护所述钴层，避免在所述钴层上沉积钨层时，使用的wf4气体对所述钴层造成腐蚀，改善所述钴层发生腐蚀的问题，提高所述钴层所形成的互连结构的质量和性能，从而提高半导体结构的电学性能。
附图说明
[0025]
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0026]
图12是本发明半导体结构一实施例的结构示意图。
具体实施方式
[0027]
由背景技术可知，即使接触孔插塞选取了阻值较小的材料，半导体器件的性能仍有待提高。分析性能仍有待提高的原因在于：
[0028]
由于钴材料的阻值较小且填充性能(gap filling)较好，因此目前在半导体制造领域中，接触孔插塞常用的材料为钴，从而有利于减小rc延迟。
[0029]
然而在使用钴作为互连材料时，会发生钴腐蚀的问题，例如当在钴材料上沉积一层钨材料作为金属层之间的连接时，沉积钨层时使用的wf4气体很容易对钴材料造成腐蚀。
[0030]
为了解决上述技术问题，发明人经过研究，提供了一种半导体结构的形成方法，在所述接触孔内填充钴层后，在所述钴层上形成保护层，所述保护层覆盖所述钴层，可以避免
后续在所述钴层上沉积钨层时，wf4气体对所述钴层造成腐蚀。
[0031]
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0032]
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0033]
参考图1，提供衬底(图未示)，在所述衬底上形成栅极结构100，所述栅极结构两侧的所述衬底内具有源掺杂区和漏掺杂区(图未示)。
[0034]
本实施例中，所述衬底为硅衬底；其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
[0035]
本实施例中，所述栅极结构100为金属栅。具体的，所述栅极结构100包括功函数层110以及位于所述功函数层110上的金属层120。
[0036]
本实施例中，所述栅极结构100顶部具有栅极保护层130。
[0037]
需要说明的是，提供衬底的步骤中，还包括：在所述栅极结构100的侧壁上形成侧墙200；形成所述侧墙200后，在所述栅极结构100两侧的衬底内形成源漏掺杂区(图未示)，所述源漏掺杂区用于作为半导体器件的源区或漏区。
[0038]
还需要说明的是，所述衬底表面和侧墙200侧壁还形成刻蚀停止层210，在后续形成接触孔的刻蚀工艺过程中，所述刻蚀停止层210顶部用于定义所述刻蚀工艺的停止位置，从而避免出现刻蚀不足或过刻蚀的问题。
[0039]
继续参考图1，在所述衬底上形成第一层间介质层300，所述第一层间介质层300的顶部与所述栅极结构100顶部齐平。
[0040]
所述第一层间介质层300的材料为绝缘介质材料。本实施例中，所述第一层间介质层300的材料为含氟氧化硅。其他实施例中，所述第一层间介质层300的材料还可以为含棚氧化硅或含磷氧化硅。
[0041]
继续参考图1，在所述第一层间介质层300内形成接触孔310，所述接触孔310露出所述源掺杂区和所述漏掺杂区的所述衬底。
[0042]
本实施例中，采用干法刻蚀工艺，刻蚀所述第一层间介质层300以及所述刻蚀停止层210，形成所述接触孔310。
[0043]
参考图2，在所述接触孔310内填充钴层400，所述钴层400顶部低于所述第一层间介质层300顶部。
[0044]
本实施例中，在所述接触孔310内填充所述钴层400的步骤包括：在所述接触孔310内沉积钴层，所述钴层400覆盖所述第一层间介质层300顶部(图未示)；对所述钴层400进行平坦化处理，去除高于所述第一层间介质层300顶部的所述钴层400，使所述钴层400顶部与所述第一层间介质层300顶部齐平(参考图3)；刻蚀所述钴层400，使所述钴层400顶部低于所述第一层间介质层300顶部。
[0045]
本实施例中，在所述接触孔310内沉积所述钴层400的方法为化学气相沉积法；其他实施例中，也可以采用电化学镀膜工艺、原子层沉积工艺或物理气相沉积法来沉积所述钴层。
[0046]
本实施例中，采用化学机械研磨工艺对所述钴层400进行平坦化处理，所述化学机械研磨工艺的参数包括，研磨压强为1psi～5psi，研磨头转速为20rpm～100rpm，研磨液的
ph值为6～9，所述研磨液中包含钴的抗腐蚀剂。
[0047]
本实施例中，采用湿法刻蚀工艺刻蚀所述钴层400的顶部，所述湿法刻蚀采用ph值为6～9的去离子水作为腐蚀液。
[0048]
其他实施例中，还可以采用干法刻蚀工艺刻蚀所述钴层400的顶部，所述干法刻蚀的刻蚀气体为含卤化物气体，包括hcl气体或hbr气体。
[0049]
本实施例中，对所述钴层400进行刻蚀后，采用ph值为8～11的碱性清洗液代替纯水对所述钴层400进行清洗，所述碱性清洗液为nh4oh；其他实施例中，所述碱性清洗液也可以是季铵碱，酰胺等有机弱碱。这是因为纯水会对钴造成腐蚀，采用碱性清洗液可以改善所述钴层400的腐蚀问题，得到形貌较好的钴层。
[0050]
需要说明的是，向所述接触孔310内填充所述钴层400之前，所述形成方法还包括：参考图4，在所述接触孔310侧壁形成阻挡层320，所述阻挡层320在所述侧壁上的厚度为至参考图5，形成所述阻挡层320后，回刻所述阻挡层320，使所述阻挡层320的高度减小为至所述阻挡层320的顶部低于所述第一层间介质层300的顶部。
[0051]
本实施例中，所述阻挡层320的作用在于阻止钴向周围的介质层中扩散，防止钴的扩散破坏半导体器件的性能；所述阻挡层320材料为tin或tan或ta或ti。
[0052]
本实施例中，形成所述阻挡层320的方法为化学气相沉积法；其他实施例中，形成所述阻挡层320的方法还可以是物理气相沉积法或原子层沉积法。
[0053]
本实施例中，采用湿法刻蚀工艺刻蚀所述阻挡层320；其他实施例中，还可以采用干法刻蚀工艺刻蚀所述阻挡层320。
[0054]
在填充所述钴层400之前刻蚀所述阻挡层的原因在于：一方面，刻蚀减小所述阻挡层320的高度，使所述接触孔310靠近开口处的侧壁上没有阻挡层，为后续沉积所述钴层400提供了更大的空间，方便所述钴层400的形成，有利于降低沉积所述钴层400的工艺难度，能得到形貌较好的钴层；另一方面，提前刻蚀所述阻挡层320，避免沉积所述钴层400后再刻蚀所述阻挡层320会对所述钴层造成破坏，进而影响半导体的性能。
[0055]
需要说明的是，由于所述阻挡层320的作用在于阻止所述钴层400的扩散，因此在湿法刻蚀所述钴层400时，使所述钴层400的顶部与所述阻挡层顶部齐平。
[0056]
参考图6，在所述钴层400上形成保护层410，所述保护层410覆盖所述钴层400，且所述保护层410顶部低于所述第一层间介质层300顶部。
[0057]
所述保护层410的作用是保护所述钴层400。因为半导体互连结构中，经常采用钨材料作为金属层之间的连接，当在钴层上沉积钨层时，形成钨时用到的wf4气体会造成钴材料的腐蚀，所以通过所述保护层400，避免后续沉积钨时造成所述钴层400的损伤。
[0058]
本实施例中，所述保护层410的材料为tin；其他实施例中，所述保护层410的材料还可以是tan或ta或ti。
[0059]
需要说明的是，形成所述保护层410的步骤包括：参考图7，在所述钴层400上沉积保护层410，所述保护层410顶部与所述第一层间介质层300顶部齐平；参考图6，回刻所述保护层410，使保护层厚度保留在至所述保护层410顶部低于所述第一层间介质层300顶部。
[0060]
所述保护层410顶部低于所述第一层间介质层300顶部是为了后续在所述接触孔
310内继续沉积介质层，使所述钴层400在后续的制程中避免短路。
[0061]
本实施例中，沉积所述保护层410的方法为化学气相沉积法；其他实施例中，沉积所述保护层410的方法还可以是物理气相沉积法或原子层沉积法。
[0062]
本实施例中，采用湿法回蚀工艺回刻所述保护层410；其他实施例中，还可以采用干法回蚀工艺回刻所述保护层410。
[0063]
参考图8，所述形成方法还包括：在所述保护层410上形成第二层间介质层500。
[0064]
所述第二层间介质层500的材料为si3n4、sion、sioc或sic的其中一种或多种。本实施例中，所述第二层间介质层500为sion。
[0065]
本实施例中，形成所述第二层间介质层500的方法为化学气相沉积法；其他实施例中，还可以采用原子层沉积法形成所述第二层间介质层500。
[0066]
继续参考图8，对所述第二层间介质层500进行平坦化处理，使所述第二层间介质层500顶部与所述第一层间介质层300顶部齐平。
[0067]
本实施例中，采用化学机械研磨对所述第二层间介质层500进行平坦化处理，所述化学机械研磨的工艺参数包括，研磨压强为1psi～5psi，研磨头转速为20rpm～100rpm，研磨液研磨粒子大小为20纳米～150纳米，研磨粒子为二氧化硅或二氧化铈。
[0068]
参考图9，在所述第二层间介质层500上形成第三层间介质层600，所述第三层间介质层600覆盖所述第一层间介质层300和所述栅极结构100顶部。
[0069]
本实施例中，所述第三层间介质层600为氧化物层。
[0070]
本实施例中，形成所述第三层间介质层600的方法为化学气相沉积法。
[0071]
参考图10，在所述第二层间介质层500和所述第三层间介质层600内形成露出所述保护层410的通孔510。
[0072]
本实施例中，采用干法刻蚀工艺，刻蚀所述第二层间介质层500以及所述第三层间介质层600，形成所述通孔510。
[0073]
所述第三层间介质层600和所述第二层间介质层500选用不同的材料，是为了刻蚀形成所述通孔510时，所述第三层间介质层600可以同时起到刻蚀停止层的作用，从而避免出现刻蚀不足或过刻蚀的问题。
[0074]
参考图11，在所述通孔510内填充钨层700。所述钨层700与所述钴层400连接，再通过所述钴层400与所述衬底内的所述源掺杂区和所述漏掺杂区连接。
[0075]
本实施例中，填充所述钨层700的方法为化学气相沉积法；其他实施例中，填充所述钨层700的方法还可以是化学气相沉积法、物理气相沉积法或原子层沉积法中的一种或多种。
[0076]
其他实施例中，还可以采用多层分步的方式填充所述钨层700。
[0077]
需要说明的是，在半导体互连结构中，所述钨层700除了与所述衬底内的所述源掺杂区和所述漏掺杂区连接外，还需要与所述栅极结构100连接。因此在所述第三层间介质层600内，还可以形成露出所述栅极结构100的通孔(图未示)，向所述通孔内填充钴层，形成互连结构。
[0078]
参考图12，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构。所述半导体结构包括：
[0079]
衬底(图未示)；栅极结构100，位于所述衬底上，所述栅极结构100两侧的所述衬底
内具有源掺杂区和漏掺杂区(图未示)；第一层间介质层300，位于所述衬底上，且所述第一层间介质层300顶部与所述栅极结构100顶部齐平；钴层400，位于所述第一层间介质层300内，且所述钴层顶部低于所述第一层间介质层300顶部，所述钴层400与所述衬底连接；保护层410，覆盖所述钴层400，且所述保护层410顶部低于所述第一层间介质层300顶部。
[0080]
本实施例中，所述栅极结构100为金属栅。具体的，所述栅极结构100包括功函数层110以及位于所述功函数层110上的金属层120。
[0081]
本实施例中，所述栅极结构100顶部具有栅极保护层130。
[0082]
本实施例中，所述保护层410的材料为tin；其他实施例中，所述保护层410的材料还可以是tan或ta或ti。
[0083]
需要说明的是，所述半导体结构还包括：侧墙200，位于所述栅极结构100的侧壁上；刻蚀停止层210，位于部分所述衬底表面和所述侧墙200的侧壁上。
[0084]
还需要说明的是，所述半导体结构还包括：接触孔310，位于所述第一层间介质层300内，露出所述源掺杂区和所述漏掺杂区的所述衬底，所述接触孔310内填充所述钴层400；阻挡层320，位于所述接触孔310侧壁和所述钴层400之间，阻止所述钴层400扩散至介质层。
[0085]
本实施例中，所述阻挡层320的材料为tin；其他实施例中，所述阻挡层320的材料还可以是tic。
[0086]
还需要说明的是，所述半导体结构还包括：第二层间介质层500，位于所述保护层410上，且所述第二层间介质层500顶部与所述第一层间介质层300顶部齐平。
[0087]
本发明所述的半导体结构通过覆盖在所述钴层400上的所述保护层410，避免后续沉积钨层时采用的wf4气体造成钴层的腐蚀，可以得到形貌较好的所述钴层400，从而提高半导体器件的性能。
[0088]
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。