本发明涉及半导体领域,尤其涉及一种金属互连结构及其制备方法。
背景技术:
随着半导体器件的尺寸逐渐微型化,半导体器件上形成的集成电路的线路图案尺寸也朝向微型化方向发展。现有研究表明,为抑制集成电路中的铜扩散现象,通常需要在形成线路图案之前通过物理气相沉积(physicalvapordeposition;pvd)工艺沉积一铜锰合金的晶种层。然而,由于半导体器件尺寸较小,容易导致当晶种层无法均匀地沉积在沟槽内表面,从而在所述沟槽的顶部出现悬垂突出(overhang)的现象,不利于后续线路图案的形成。甚至,当悬垂突出现象更严重时会将沟槽顶部完全封住,导致后续无法在沟槽内部形成线路图案。
技术实现要素:
有鉴于此,本发明提供一种能够避免沟槽内出现悬垂突出现象的金属互连结构的制备方法。
另,还有必要提供一种由上述制备方法获得的金属互连结构。
本发明提供一种金属互连结构的制备方法,包括:于介电层的其中一表面向内开设沟槽;于所述沟槽内形成三元合金层,所述三元合金层包括第一合金组分、第二合金组分和第三合金组分,所述第一合金组分为铜,所述第二合金组分为锰,所述第三合金组分为银、钛、铬、钴、镍、锆、钇、钌、铑、钯、镉、铱、铂、金、铝、镁及硒中的其中一种,所述第二合金组分在所述三元合金层中的原子百分含量为0-15%,所述第三合金组分在所述三元合金层中的原子百分含量为6-15%;以及对所述三元合金层在50-800摄氏度的温度下进行热处理,得到晶种层。
在本发明一些实施例中,所述第三合金组分为银。
在本发明一些实施例中,所述第三合金组分在所述三元合金层中的原子百分含量为10-15%。
在本发明一些实施例中,所述三元合金层通过物理气相沉积法或溅镀法形成。
在本发明一些实施例中,形成所述晶种层之后,所述方法还包括:于具有所述晶种层的所述沟槽内形成金属图案。
在本发明一些实施例中,形成所述三元合金层之前,所述方法还包括:于所述沟槽的内表面形成扩散阻挡层。
在本发明一些实施例中,所述扩散阻挡层包括钽、钛、锰、氮化钽、氮化钛以及氮化锰中的其中一种。
本发明还提供一种金属互连结构,包括介电层、于所述介电层的其中一表面向内开设的沟槽以及形成于所述沟槽内的晶种层,所述晶种层包括第一合金组分、第二合金组分和第三合金组分,所述第一合金组分为铜,所述第二合金组分为锰,所述第三合金组分为银、钛、铬、钴、镍、锆、钇、钌、铑、钯、镉、铱、铂、金、铝、镁及硒中的其中一种,所述第二合金组分在所述晶种层中的原子百分含量为0-15%,所述第三合金组分在所述晶种层中的原子百分含量为6-15%。
在本发明一些实施例中,所述第三合金组分为银。
在本发明一些实施例中,所述第三合金组分在所述晶种层中的原子百分含量为10-15%。
相较于现有技术,本发明通过热处理使得所述三元合金层中的各合金组分发生流动和再结晶,得到厚度均匀的所述晶种层,避免所述沟槽的顶部产生悬垂突出现象,利于后续在所述沟槽内形成金属图案;再者,由于所述三元合金层中加入第三合金组分,相较于铜锰两相合金而言具有较低的熔点,因此,所述三元合金层可以在相对低温条件下具有较高的流动性和再结晶能力,有利于避免半导体器件在高温热处理时导致不良率的增加。
附图说明
图1为本发明实施方式的半导体器件的制备方法的流程图。
图2为图1所示的制备方法所提供的介电层内开设沟槽后的示意图。
图3为在图2所示的沟槽内形成扩散阻挡层后的示意图。
图4为在图3所示的沟槽内形成三元合金层后的示意图。
图5为对图4所示的三元合金层进行热处理以得到晶种层的示意图。
图6为在图5所示的具有晶种层的沟槽内形成金属图案的示意图。
主要元件符号说明
介电层10
沟槽11
扩散阻挡层20
三元合金层30
晶种层40
金属图案50
金属互连结构100
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图及实施例对本发明作进一步说明。
请参阅图1,本发明实施方式提供一种金属互连结构100的制备方法,包括如下步骤:
步骤s1,请参阅图2,于介电层10的其中一表面向内开设沟槽11。
在本实施方式中,所述沟槽11可通过在所述介电层10的表面覆盖图形光阻(图未示)并进行蚀刻得到。
进一步地,如图3所示,在开设所述沟槽11后,至少于所述沟槽11的内表面(包括所述沟槽11的侧壁和底面)形成扩散阻挡层20。所述扩散阻挡层20可包括钽、钛、锰、氮化钽、氮化钛以及氮化锰中的其中一种。
在本实施方式中,所述沟槽11还形成于所述介电层10的所述表面除所述沟槽11之外的区域。
所述介电层10的材质为具有低介电常数(如低于3.9)的介电材料。如,所述介电层的材质为氧化硅。更具体地,所述介电层10可通过化学气相沉积工艺形成于一半导体衬底1上。所述半导体衬底1的材质可以包括未掺杂的单晶硅、掺杂的单晶硅、绝缘体上硅(soi)或金属等。
当所述半导体衬底1的材质包括硅时,所述扩散阻挡层20可以包括形成于所述沟槽11的内表面的钛层以及形成于所述钛层上的氮化钛层。当所述半导体衬底1的材质包括金属时,所述扩散阻挡层20可以包括形成于所述沟槽11的内表面的钽层以及形成于所述钽层上的氮化钽层。
步骤s2,请参阅图4,于所述沟槽11内形成三元合金层30,所述三元合金层30包括第一合金组分、第二合金组分和第三合金组分。所述第一合金组分为铜,所述第二合金组分为锰,所述第三合金组分为银、钛、铬、钴、镍、锆、钇、钌、铑、钯、镉、铱、铂、金、铝、镁及硒中的其中一种。所述第二合金组分在所述三元合金层30中的原子百分含量为0-15%,所述第三合金组分在所述三元合金层30中的原子百分含量为6-15%。
进一步地,所述第一合金组分在所述三元合金层30中的原子百分含量为70-93%。
其中,当所述沟槽11的内表面形成有所述扩散阻挡层20时,所述扩散阻挡层20位于所述沟槽11的内表面与所述三元合金层30之间。其中,所述三元合金层可通过物理气相沉积法或溅镀法形成。
在本实施方式中,所述第三合金组分为熔点相对较低的银。
在本实施方式中,所述第三合金组分在所述三元合金层30中的原子百分含量为10-15%。此时,所述第一合金组分在所述三元合金层30中的原子百分含量为70-89%。
步骤s3,请参阅图5,对所述三元合金层30在50-800摄氏度的温度下进行热处理,得到晶种层40。
其中,以原位方式(in-situ)进行所述热处理。所述热处理使得所述三元合金层30中的各合金组分发生流动和再结晶,得到厚度均匀的所述晶种层40,避免所述沟槽11的顶部产生悬垂突出现象,利于后续在所述沟槽11内形成金属图案50(参图5)。由于所述三元合金层30中加入第三合金组分,相较于铜锰两相合金而言具有较低的熔点,因此,所述三元合金层30可以在相对低温条件下具有较高的流动性和再结晶能力,有利于避免半导体器件在高温热处理时导致不良率的增加。
优选地,所述热处理的温度为100-700摄氏度。
在本实施方式中,形成所述晶种层40之后,所述方法还包括:
步骤s4,请参阅图6,于具有所述晶种层40的所述沟槽11内形成金属图案50。
在本实施方式中,所述金属图案50通过电镀的方式形成。
如图6所示,本发明实施方式还提供一种金属互连结构100,所述金属互连结构100包括介电层10、于所述介电层10的其中一表面向内开设的沟槽11以及形成于所述沟槽11内的晶种层40。所述介电层10的材质为具有低介电常数(如低于3.9)的介电材料。如,所述介电层的材质为氧化硅。更具体地,所述介电层10形成于半导体衬底1上。所述半导体衬底1的材质可以是未掺杂的单晶硅、掺杂的单晶硅、绝缘体上硅(soi)或金属等。
所述晶种层40包括第一合金组分、第二合金组分和第三合金组分。所述第一合金组分为铜,所述第二合金组分为锰,所述第三合金组分为银、钛、铬、钴、镍、锆、钇、钌、铑、钯、镉、铱、铂、金、铝、镁及硒中的其中一种。所述第二合金组分在所述晶种层40中的原子百分含量为0-15%,所述第三合金组分在所述晶种层40中的原子百分含量为6-15%。进一步地,所述第一合金组分在所述晶种层40中的原子百分含量为70-93%。
在本实施方式中,所述第三合金组分为银。
在本实施方式中,所述第三合金组分在所述晶种层40中的原子百分含量为10-15%。此时,所述第一合金组分在所述三元合金层30中的原子百分含量为70-89%。
在本实施方式中,所述金属互连结构100还包括扩散阻挡层20。所述扩散阻挡层20位于所述沟槽11的内表面。此时,所述扩散阻挡层20位于所述沟槽11的内表面与所述三元合金层30之间。
可以理解的是,以上实施例仅用来说明本发明,并非用作对本发明的限定。对于本领域的普通技术人员来说,根据本发明的技术构思做出的其它各种相应的改变与变形,都落在本发明权利要求的保护范围之内。