一种半导体器件及形成方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。


背景技术：

2.随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的性能还需要提高。


技术实现要素：

3.有鉴于此，本发明实施例提供了一种半导体器件及形成方法，以提高半导体器件的性能。
4.第一方面，本发明实施例提供一种半导体器件的形成方法，所述方法包括：
5.提供前端器件层，在所述前端器件层中形成有浮栅材料层和多个覆盖浮栅材料层的分立的控制栅堆叠结构；
6.去除第一区域的浮栅材料层，所述第一区域位于所述控制栅堆叠结构的第一侧；
7.减薄第二区域的浮栅材料层，所述第二区域位于所述控制栅堆叠结构的第二侧；
8.形成至少覆盖所述浮栅材料层和所述控制栅堆叠结构侧壁的阻挡层；
9.以控制栅堆叠结构和控制栅堆叠结构侧壁的阻挡层为掩膜，刻蚀所述浮栅材料层，以露出所述浮栅材料层在第二侧的侧壁；
10.氧化所述浮栅材料层在第二侧的侧壁，以形成氧化层；以及
11.去除所述氧化层和所述阻挡层，以形成浮栅，使得浮栅悬臂角锐化。
12.进一步地，所述浮栅悬臂角在所述浮栅的第二侧的顶部。
13.进一步地，在所述形成浮栅后，所述方法还包括：
14.在所述第二区域形成擦除栅结构；
15.在所述第一区域形成字线。
16.进一步地，所述氧化所述浮栅材料层的侧壁具体为：
17.采用热氧化工艺将预定区域的所述浮栅材料层转换为氧化层。
18.进一步地，所述预定区域为从浮栅材料层在第二侧的侧壁在横向和纵向延伸预定尺寸的区域。
19.进一步地，所述减薄第二区域的浮栅材料层具体为：
20.采用自对准刻蚀工艺将所述控制栅堆叠结构第二侧的浮栅材料层减薄20埃-50埃。
21.进一步地，所述阻挡层的材料为氧化硅或氮化硅，所述阻挡层的厚度为20埃-50埃。
22.进一步地，所述去除所述氧化层和所述阻挡层具体为：
23.采用各向同性刻蚀工艺刻蚀所述氧化层和所述阻挡层。
24.第二方面，本发明实施例提供一种半导体器件，所述半导体器件包括：
25.前端器件层；
26.浮栅，在一侧具有锐化的悬臂角；以及
27.控制栅堆叠结构，形成在所述浮栅上。
28.进一步地，所述半导体器件还包括：
29.擦除栅，在所述浮栅具有锐化的悬臂角的一侧；
30.字线，在所述浮栅没有锐化的悬臂角的一侧。
31.在本发明实施例中，在浮栅材料层的侧壁形成了鸟嘴状的氧化层，因此，在同时去除阻挡层和氧化层后，形成锐化的浮栅悬臂角。避免出现浮栅悬臂角钝化的情况。使浮栅悬臂角处电场集中，有利于浮栅中的电子通过浮栅悬臂角隧穿入擦除栅，提高擦除效率。从而能够提高半导体器件的性能。
附图说明
32.通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
33.图1是分离栅闪存的基本结构的示意图；
34.图2-图4是对比例的半导体器件的形成方法的各步骤形成的结构的剖面示意图；
35.图5是本发明实施例的半导体器件的形成方法的流程图；
36.图6-图13是本发明实施例的半导体器件的形成方法的各步骤形成的结构的剖面示意图；
37.图14是本发明实施例的半导体器件的结构的剖面示意图。
具体实施方式
38.以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
39.此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
40.除非上下文明确要求，否则在申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
41.在本申请文件的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
42.在本申请文件的描述中，需要理解的是，术语“层”在其最广泛的意义上被使用，从而包括膜、盖层或类似，并且一个层可以包括多个子层。
43.在本申请文件的描述中，需要理解的是，贯穿说明书提及用于选择性地去除多晶硅、氮化硅、二氧化硅、金属、光致抗蚀剂、聚酰亚胺或类似材料的半导体制造领域中已知的传统蚀刻技术包括例如湿化学蚀刻、等离子体蚀刻(rie)、洗涤、湿清洗、预清洗、喷淋清洗、化学机械研磨工艺(chemical mechanical polishing，cmp)以及类似的工艺。这里参照这
种工艺的例子对特定的实施例进行描述。然而，本公开以及对于特定沉积技术的参照不应当限于所描述的。在一些例子中，两种这样的技术可以互换。例如，剥离光致抗蚀剂可以包括将样本浸泡在湿化学浴中或可代替地将湿化学品直接喷涂在样本上。
44.半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。现有常用的半导体器件包括闪存。
45.闪存(flash memory，fm)是一种电子式可清除程序化只读存储器的形式，允许在操作中被多次擦或写的存储器。闪存作为具有电可编程、擦除的非易失性存储器件被广泛应用于片上系统(system on chip,soc)中。从结构上看，闪存器件可主要分为堆叠栅结构和分离栅结构。传统的堆叠栅闪存存在着编程/擦除干扰、过擦除、电荷保持特性及擦写的耐久性等可靠性问题。分离栅闪存应用两管单元结构可以有效地避免堆叠栅闪存的可靠性问题。
46.图1是分离栅闪存的基本结构的示意图。如图1所示，分离栅闪存包含前端器件层1。依次以堆栈自对准工艺形成在前端器件层上的浮栅氧化层101、浮栅102、栅介质层103、控制栅104、控制栅氧化层105以及控制栅氮化硅106。还包含形成在控制栅104两侧的侧壁层107和形成在侧壁层107表面以及浮栅102两侧的侧壁氧化层108。其中，浮栅102两侧的前端器件层1中形成有源区111和漏区(图中未示出)。在源区111上形成有擦除栅110。在漏区上形成有字线109。
47.分离栅闪存的工作原理是：当对闪存进行数据写入操作时，加一高正偏压于控制栅，使得热电子从源极穿过隧穿氧化层而注入浮栅。当对闪存进行数据擦除时，施加一高负偏压于控制栅，使得注入到浮栅的热电子利用福勒诺海(flower-nordheim，fn)隧穿效应，穿过侧壁氧化层而流入源极。受福勒诺海隧穿效应的影响，擦除时间长于编程时间。因此，需要新的方法来提高闪存擦除效率。
48.如图2-图4为对比例的半导体器件的形成方法各步骤形成的结构的示意图。
49.参考图2，在控制栅侧壁层108靠近擦除栅的一侧形成氧化层2。以控制栅和侧壁层以及氧化层为掩膜刻蚀浮栅。
50.参考图3，去除所述氧化层2，形成覆盖侧壁层108和浮栅102的氧化层3。
51.对比例通过在与擦除栅相邻的侧壁层上形成氧化层，再以控制栅和侧壁层以及氧化层为掩膜刻蚀浮栅。使得形成的浮栅浮栅悬臂更长，在擦除操作期间，浮栅悬臂角处电场集中，有利于浮栅中的电子通过浮栅悬臂角4隧穿入擦除栅，得到更高的擦除效率。
52.然而，如图4所示，在去除氧化层2的过程中，会导致浮栅悬臂角4钝化。钝化直接影响了擦除效率，从而导致半导体器件的良率较低。
53.有鉴于此，为了提高半导体器件的性能。本发明实施例提供了一种半导体器件的形成方法。在本发明实施例中，以形成闪存为例进行说明，进一步地，本发明实施例的方法用于形成具有分离栅结构的闪存。进一步地，本发明实施例的方法也可以用于形成nand存储器(nand flash memory)以及静态随机存取存储器(static random access memory，sram)等其他半导体器件。
54.图5是本发明实施例的半导体器件的形成方法的流程图。如图5所示，本发明实施例的半导体器件的形成方法包括如下步骤：
55.步骤s100、提供前端器件层。在所述前端器件层中形成有浮栅材料层和多个覆盖浮栅材料层的分立的控制栅堆叠结构。
56.步骤s200、去除第一区域的浮栅材料层，所述第一区域位于所述控制栅堆叠结构的第一侧。
57.步骤s300、减薄第二区域的浮栅材料层，所述第二区域位于所述控制栅堆叠结构的第二侧。
58.步骤s400、形成至少覆盖所述浮栅材料层和所述控制栅堆叠结构侧壁的阻挡层。
59.步骤s500、以控制栅堆叠结构和控制栅堆叠结构侧壁的阻挡层为掩膜刻蚀所述浮栅材料层。以露出所述浮栅材料层在第二侧的侧壁。
60.步骤s600、氧化所述浮栅材料层的侧壁。以形成氧化层。
61.步骤s700、去除所述氧化层和所述阻挡层。以形成浮栅，使得浮栅悬臂角锐化。
62.在一个可选的实现方式中，所述方法还包括：
63.步骤s800、形成包裹浮栅的浮栅氧化层。
64.步骤s900、在所述第二区域形成擦除栅结构。
65.步骤s1000、在所述第一区域形成字线。
66.图6-图13是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图。
67.参考图6，在步骤s100中，提供前端器件层。在所述前端器件层中形成有浮栅材料层11和多个覆盖浮栅材料层11的分立的控制栅堆叠结构12。
68.具体地，在步骤s100中提供的前端器件层可以是半导体衬底，也可以是半导体器件的中间结构。半导体器件的中间结构可以包括半导体衬底、有源器件以及无源器件等。进一步地，在所述前端器件层中的有源器件以及无源器件可以是电容、电感、电阻以及各种晶体管等。在本实施例中，前端器件层包括衬底10、浮栅材料层11和多个覆盖浮栅材料层11的分立的控制栅堆叠结构12。
69.其中，半导体衬底可以是硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，半导体衬底还可以是绝缘体上硅(soi)衬底、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)、绝缘体上锗(geoi)、硅上外延层结构的衬底、化合物衬底或合金衬底。所述化合物衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或镝化铟，所述合金衬底包括sige、gaasp、alinas、algaas、gainas、gainp、gainasp或者它们的组合，所述soi衬底包括设置在绝缘材料层上的半导体层(例如硅层、锗硅层、碳硅层或锗层)。浮栅材料层11的材料为多晶硅，浮栅材料层11用于在后续工艺中形成浮栅。
70.控制栅堆叠结构12中包括依次叠置的栅介质层21、控制栅22、控制栅氧化层23以及控制栅氮化硅24。还包含形成在控制栅22两侧的侧壁层25。
71.所述控制栅堆叠结构12的侧壁和顶部的材料为氧化硅或者氮化硅，与浮栅材料层的材料不同，可以在后续工艺中，以控制栅堆叠结构作为刻蚀浮栅材料层的掩膜。
72.参考图7，在步骤s200中，去除第一区域a的浮栅材料层11，所述第一区域a位于所述控制栅堆叠结构12的第一侧。
73.具体地，采用光刻工艺去除在第一区域a的浮栅材料层11。采用在之前形成前端器件层中离子注入过程中使用的掩膜，在浮栅材料层上形成露出第一区域a的光刻胶图案，采
用干法刻蚀或湿法刻蚀工艺去除在第一区域的浮栅材料层11，再去除光刻胶。
74.在一种可选的实现方式中，采用等离子刻蚀工艺刻蚀所述浮栅材料层11。干法刻蚀工艺的工艺参数为：hbr流量为50sccm-500sccm，nf3流量为0sccm-50sccm，o2流量为0sccm-50sccm，he流量为0sccm-200sccm，ar流量为0sccm-500sccm，腔室压强为2mtorr-100mtorr，提供源功率200w-1000w，提供偏置功率0w-200w。
75.参考图8，在步骤s300中，减薄第二区域b的浮栅材料层11，所述第二区域b位于所述控制栅堆叠结构12的第二侧。
76.所述减薄第二区域的浮栅材料层具体为采用自对准刻蚀工艺将所述控制栅堆叠结构第二侧的浮栅材料层减薄20埃-50埃。
77.所述自对准刻蚀工具体是利用控制栅堆叠结构12的材料与浮栅材料层11的材料不同，选择刻蚀选择比高的刻蚀工艺刻蚀浮栅材料层11，因此不需要掩膜，能够节约成本。
78.在一种可选的实现方式中，采用等离子刻蚀工艺刻蚀浮栅材料层11的第二区域b,至第二区域b中的浮栅材料层11被减薄30埃。
79.在本步骤中，减薄第二区域b中的浮栅材料层11，为了在后续工艺中露出的在第二区域b一侧的浮栅材料层的侧壁的上端，再将第二区域b一侧的浮栅材料层的侧壁的上端用阻挡层覆盖，以在后续的氧化过程中，在第二区域b一侧的浮栅材料层的侧壁的上端区域形成鸟嘴形状的氧化层。
80.参考图9，在步骤s400中，形成至少覆盖所述浮栅材料层11和所述控制栅堆叠结构12侧壁的阻挡层20。
81.具体地，所述阻挡层20可以覆盖整个步骤s300中所形成的中间结构。
82.所述阻挡层20的材料可以是氮化硅或者氧化硅。所述阻挡层的厚度为20埃-50埃。所述阻挡层20用于在后续工艺中作为刻蚀浮栅材料层11的掩膜。
83.在本实施例中，所述阻挡层20的材料为氧化硅，阻挡层20的厚度为30埃。
84.具体地，可以采用化学气相沉积法(chemical vapor deposition，cvd)形成所述阻挡层20，例如低温化学气相沉积(low temperature chemical vapor deposition，ltcvd)、等离子体化学气相沉积工艺(plasma chemical vapor deposition，pcvd)、低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)、快热化学气相沉积(rapid thermo chemical vapor deposition，rtcvd)、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)、流体化学气相沉积工艺(fluid chemical vapor deposition，fcvd)。
85.参考图10，在步骤s500中，以控制栅堆叠结构12和控制栅堆叠结构12侧壁的阻挡层20为掩膜刻蚀所述浮栅材料层11。以露出所述浮栅材料层11在第二侧的侧壁。
86.具体地，采用各向异性的刻蚀工艺刻蚀所述阻挡层20，由于各向异性刻蚀在垂直方向的刻蚀速率大于水平方向的刻蚀速率，因此在浮栅材料层11上的阻挡层20被刻蚀后，在控制栅堆叠结构12的侧壁的阻挡层20不会被完全刻蚀。因此，在本步骤中，采用自对准刻蚀工艺，不需要使用掩膜，以控制栅堆叠结构12和控制栅堆叠结构12的侧壁的阻挡层20为掩膜，刻蚀所述浮栅材料层11。
87.在本步骤中，露出浮栅材料层11在第二侧的侧壁，用于在后续工艺中对第二侧的侧壁进行氧化处理。
88.参考图11，在步骤s600中，氧化所述浮栅材料层11的侧壁，以形成氧化层30。
89.所述氧化所述浮栅材料层11的侧壁具体为：采用热氧化工艺将预定区域的所述浮栅材料层11转换为氧化层30。
90.所述热氧化工艺是使硅晶圆置于含氧化剂的气体的环境下，氧化剂分子将通过一层边界层(boundary layer，bl)到达硅的表面，并与硅原子反应生成氧化硅(sio2)。当原来纯净的硅表面长出氧化硅之后，已形成的氧化硅层阻止了氧化剂与硅表面的直接接触。氧化剂以扩散方式通过氧化硅层到达氧化硅/硅界面与硅原子反应，生成新的氧化硅层，使氧化硅膜不断增厚。
91.在一个可选的实现方式中，所述热氧化处理采用的氧化气体(氧化剂)为氧气(o2)，并且氧气的流量为1.5slm～2.5slm。氧化温度为800℃～810℃。氧化时间为800s～1000s。
92.所述预定区域为从浮栅材料层11在第二侧的侧壁在横向和纵向延伸预定尺寸的区域。
93.通过热氧化工艺，在未被阻挡层20覆盖的浮栅第二侧的侧壁区域形成氧化层30。氧原子进入多晶硅后在各个方向上扩散，侧壁生长氧化层30过程中氧原子横向扩散的同时在纵向也有扩散，这就意味着阻挡层20下也有着轻微的氧化生长，也称为局部氧化的鸟嘴效应。
94.在本步骤，将浮栅材料层11在第二侧的侧壁氧化，形成鸟嘴状的氧化层30，以便在后续工艺中，利用氧化层30和浮栅材料层11的刻蚀速率不同，采用选择性刻蚀工艺去除氧化层，以形成锐化的浮栅悬臂角。
95.参考图12，在步骤s700中，去除所述氧化层30和所述阻挡层20，以形成浮栅11a，使得浮栅悬臂角11b锐化。
96.所述去除所述氧化层30和所述阻挡层20具体为：采用各向同性刻蚀工艺刻蚀所述氧化层30和所述阻挡层20。所述刻蚀工艺中，氧化层30和阻挡层20被刻蚀的速率大于浮栅11a被刻蚀的速率。
97.由于氧化层30的部分区域位于浮栅11a的下方，因此各向同性刻蚀工艺能够确保氧化层30被全部去除。
98.浮栅悬臂角11b小于90度，进一步地，浮栅悬臂角11b为60度-80度。在本发明实施例中，浮栅悬臂角11b为78度。
99.本发明实施例因为预先在浮栅材料层的侧壁形成了鸟嘴状的氧化层，因此，在同时去除阻挡层和氧化层后，形成锐化的浮栅悬臂角。避免了在对比例去除氧化层的过程中导致的浮栅悬臂角钝化的情况。
100.在一种可选的实现方式中，采用湿法刻蚀工艺去除所述阻挡层20和氧化层30，具体的参数包括：采用的刻蚀溶液为氢氟酸溶液，氢氟酸的质量百分比为1:100-1:1000，刻蚀温度为15℃-75℃。
101.参考图12，在步骤s800中，形成包裹浮栅11a的浮栅氧化层20a。
102.参考图13，在步骤s900中，在所述第二区域b形成擦除栅结构40。
103.擦除栅结构40中包括擦除栅介质层和擦除栅，形成擦除栅结构40的工艺可以包括化学气相沉积工艺。
104.参考图13，在步骤s1000中，在所述第一区域a形成字线50。
105.形成字线50的工艺可以包括化学气相沉积工艺。
106.在后续工艺中，形成与控制栅堆叠结构、擦除栅以及字线连接的互连结构。并对形成的半导体结构进行封装。以形成完整的半导体器件。
107.在本发明实施例中，在浮栅材料层的侧壁形成了鸟嘴状的氧化层，因此，在同时去除阻挡层和氧化层后，形成锐化的浮栅悬臂角。避免出现浮栅悬臂角钝化的情况。使浮栅悬臂角处电场集中，有利于浮栅中的电子通过浮栅悬臂角隧穿入擦除栅，提高擦除效率。从而能够提高半导体器件的性能。
108.另一方面，本发明实施例还提供一种半导体器件，所述半导体器件包括：前端器件层、浮栅和控制栅堆叠结构。
109.图14是本发明实施例的半导体器件的剖面示意图。参考图14，在一个可选的实现方式中，本发明实施例所述半导体器件包括：前端器件层、浮栅11a’、控制栅堆叠结构12’、浮栅氧化层20a’擦除栅40’和字线50’。
110.前端器件层包括衬底10’。
111.所述浮栅11a’在一侧具有锐化的悬臂角11b’。浮栅悬臂角11b’小于90度，进一步地，浮栅悬臂角11b’为60度-80度。在本发明实施例中，浮栅悬臂角11b’为78度。
112.控制栅堆叠结构12’形成在所述浮栅上。控制栅堆叠结构12’中包括依次叠置的栅介质层21’、控制栅22’、控制栅氧化层23’以及控制栅氮化硅24’。还包含形成在控制栅两侧的侧壁层25’。
113.所述擦除栅40’在所述浮栅11a’具有锐化的悬臂角11b’的一侧；
114.所述字线50’在所述浮栅没有锐化的悬臂角11b’的一侧。
115.浮栅氧化层20a’包裹浮栅11a’。
116.在本发明实施例中，浮栅具有锐化的浮栅悬臂角。使浮栅悬臂角处电场集中，有利于浮栅中的电子通过浮栅悬臂角隧穿入擦除栅，提高擦除效率。从而能够提高半导体器件的性能。
117.以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。