一种整合箝制电压箝位电路的碳化硅半导体组件的制作方法

本发明涉及一种半导体功率组件，尤指一种碳化硅半导体组件。

背景技术：

碳化硅因为具有宽能隙的缘故，在相同的漏极耐压(vds,draintosourcevoltage)规格下，碳化硅金属氧化物半导体场效晶体管(下文中以sicmosfet称之)的特征导通电阻(ron,sp＝导通电阻*主动区面积)会远小于硅金属氧化物半导体场效晶体管(下文中以simosfet称之)。当比较simosfet与sicmosfet的id-vgs转移特性可以发现：simosfet的漏极电流(id)随着栅极电压(vgs)上升很快就达到饱和(图1)，但在sicmosfet中的漏极电流(id)仍随着栅极电压(vgs)上升而持续上升(图2)。

因此，sicmosfet一般被操作在相对较高的栅极电压以换取更低的导通电阻和更高的漏极电流，也由于上述特性，如图3所示，sicmosfet的建议操作电压(vgsop,请参考图3的v1曲线)和栅极氧化层的崩溃电压(breakdownvoltage,bvgs,请参考图3的v2曲线)之间的余裕(margin)，m1，相对于simosfet的建议操作的栅极电压(vgsop,请参考图3的v3曲线)和栅极氧化层的崩溃电压(breakdownvoltage,bvgs,请参考图3的v4曲线)之间的余裕m2较小。

在一具体实例中，simosfet的建议操作电压通常在10v至12v，栅极氧化层的崩溃电压在60v以上。而sicmosfet的建议操作的栅极电压通常在15v至20v，栅极氧化层的崩溃电压则只有35v至50v。

但是sicmosfet由于输出电容小、切换速度快，使得sicmosfet的栅极电压在切换过程中容易因为电路中的杂散电容与电感及很高的di/dt、dv/dt而发生振铃(rining)现象，当发生振铃时的栅极过电压(overvoltage)超过栅极氧化层的崩溃电压时，可能导致sicmosfet的栅极氧化层产生损坏；除此之外，sicmosfet也会因为特征导通电阻低、输入电容小，对于发生在栅极与源极间的静电放电(electrostaticdischarge,esd)的耐受能力也随之下降。

在simosfet中，通常藉由在栅极与源极间并联单向或双向齐纳二极管，来保护栅极免于因过电压而损害同时增强栅极对静电放电的耐受能力。举例来说，在先前技术美国专利公告号us6,172,383b1及us6,413,822b2中，藉由外加或整合多晶硅齐纳二极管的方式来保护栅极及增强其静电放电的耐受能力。但外加齐纳二极管有增加封装复杂度、占用空间、反应速度及引入额外杂散电感等问题，整合多晶硅齐纳二极管则有多晶硅齐纳二极管在高温下崩溃电压变小、漏电流增加等不稳定的问题产生，对于可能应用在高温下的sicmosfet并不适合。且无论外加或整合多晶硅齐纳二极管，其漏电流都约在μa等级，远大于mosfet本身约在na等级的栅极漏电流，因而增加栅极驱动电路的负担及损耗。

因此，比如美国专利公告号us9,627,383b2藉由整合额外的侧向mosfet来保护栅极，但有结构较复杂且只能针对闸/源极间的负向过电压(negativeovervoltage)进行保护的问题。

有鉴于此，相关领域的碳化硅半导体组件在目前仍有待改良之处。

技术实现要素：

本发明的目的，在于解决现有碳化硅半导体组件因为特征导通电阻低、输入电容小，降低其中的栅极在切换过程中容易因为产生栅极过电压而发生损坏的风险。

本发明的另一目的，在于增强现有碳化硅半导体组件因特征导通电阻低、输入电容小，对于发生在栅极与源极间的静电放电的耐受能力较低的缺点。

为了达到上述目的，本发明提供一种整合有箝制电压箝位电路的碳化硅半导体组件，藉此达到保护组件的目的，有效避免栅极与源极间的正向过电压及负向过电压可能造成的组件损坏情况发生。

因此，在本发明一实施例的整合箝制电压箝位电路的碳化硅半导体组件中，包括一碳化硅基板，该碳化硅基板包括一第一表面以及与该第一表面相对设置的一第二表面；一金属氧化物半导体场效晶体管，包括一碳化硅n型漂移层、一栅极、一源极、以及一漏极，其中该碳化硅n型漂移层、该栅极与该源极靠近该第一表面设置、该漏极则邻设于该第二表面；以及一双向电压箝(bidirectionalvoltageclamp)，设置在该第一表面并包括一连接到该栅极的第一端子以及一连接到该源极的第二端子。

于一实施例中，该金属氧化物半导体场效晶体管可为一n通道型金属氧化物半导体场效晶体管(mosfet)，于该碳化硅n型漂移层间隔设置有多个p型井、至少一设置于该p型井的p型区域、至少一设置于该p型井的n型区域、一设置于该碳化硅n型漂移层上的栅极绝缘层(gateinsulator)以及一连接该栅极的栅极电极以及一通过一欧姆接触以连接至部分该n型区域及该p型区域的源极电极。

于一实施例中，该双向电压箝包括至少一与该p型井间隔有一第一距离的p型浮接区，该p型浮接区上包括一第一n型区域以及一第二n型区域，该第一n型区域以及该第二n型区域藉由一间隔区域而彼此分开，且该第一端子经由该第一n型区域上的欧姆接触连接该栅极电极，且该第二端子经由该第二n型区域上的欧姆接触连接该源极电极。

于一实施例中，该第一端子与该间隔区域之间可具有一第二距离，该第二端子与该间隔区域之间可具有一第三距离，且该第二距离大于该第三距离。

于一实施例中，该p型浮接区可包括一逆行掺杂外形(retrogradedopingprofile)，该p型浮接区具有一底部以及一掺杂浓度低于该底部的顶部。

于一实施例中，该金属氧化物半导体场效晶体管可为一平面金属氧化物半导体场效晶体管。

于一实施例中，该金属氧化物半导体场效晶体管可为一沟槽金属氧化物半导体场效晶体管。

于一实施例中，该双向电压箝可抑制(suppress)施加在该栅极与该源极之间的一正向过电压以及一负向过电压。

于一实施例中，该正向过电压以及该负向过电压的绝对值可小于该金属氧化物半导体场效晶体管的正向及负向栅极对源极击穿电压的绝对值。

于一实施例中，该正向过电压的一绝对值可大于该负向过电压的一绝对值。

于一实施例中，该双向电压箝包括多个并联连接的p型浮接区。

本发明藉由整合有金属氧化物半导体场效晶体管与双向电压箝的碳化硅半导体组件，有效避免栅极与源极间的正向过电压以及负向过电压可能造成的组件损坏情况发生，进而达到保护组件目的。

附图说明

图1为现有simosfet的漏极电流(id)-栅极电压(vgs)转移特性示意图。

图2为现有sicmosfet的的漏极电流(id)-栅极电压(vgs)转移特性示意图。

图3为simosfet及sicmosfet的建议操作电压和栅极氧化层的崩溃电压之间的余裕差异示意图。

图4为本发明一实施例的整合箝制电压箝位电路的碳化硅半导体组件的俯视示意图。

图5为图4的a-a剖面示意图。

图6为图5的部分俯视示意图。

图7为本发明一实施例的整合箝制电压箝位电路的碳化硅半导体组件以及现有不具有箝制电压箝位电路的碳化硅半导体组件的栅极漏电流(igs)-栅极/源极偏压(vgs)曲线。

图8为本发明一实施例的整合箝制电压箝位电路的碳化硅半导体组件在不同温度时的栅极漏电流(igs)-栅极偏压(vgs)曲线。

具体实施方式

有关本发明的详细说明及技术内容，现就配合图式说明如下：

本发明为一种整合箝制电压箝位电路的碳化硅半导体组件，请参阅图4及图5，图4为本发明一实施例的整合箝制电压箝位电路的碳化硅半导体组件示意图，图5为图4的a-a剖面示意图。本发明的整合箝制电压箝位电路的碳化硅半导体组件1包括一碳化硅基板10、一金属氧化物半导体场效晶体管20以及一双向电压箝30，其中，该金属氧化物半导体场效晶体管20可为一平面金属氧化物半导体场效晶体管或为一沟槽金属氧化物半导体场效晶体管。

根据本发明一实施例，该金属氧化物半导体场效晶体管20包括一碳化硅n型漂移层21、一栅极22、一源极23以及一漏极24。该碳化硅基板10具有相对设置的一第一表面11以及一第二表面12，该碳化硅n型漂移层21、该栅极22与该源极23靠近该第一表面11设置，而该漏极24则设置在该第二表面12。该碳化硅n型漂移层21设置于该第一表面11上，掺杂浓度可介于1e14cm^-3至1e17cm^-3之间，该栅极22包括一设置于该碳化硅n型漂移层21上的栅极电极221。

该金属氧化物半导体场效晶体管20还包括多个p型井25以及一栅极绝缘层26，该p型井25彼此间隔设置在该碳化硅n型漂移层21中，部分的该p型井25包括至少一p型区域251以及至少一n型区域252，如图5右侧的该p型井25，而部分的该p型井25未包括该p型区域251以及该n型区域252，如图5左侧的该p型井25。本实施例中，该p型区域251的掺杂浓度可介于1e18cm^-3至1e20cm^-3之间，而该n型区域252的掺杂浓度可介于1e19cm^-3至1e20cm^-3之间，上述的该碳化硅n型漂移层21或该n型区域252可各自独立地掺杂磷或氮，而该p型井25以及/或该p型区域251可掺杂铝或硼。该栅极绝缘层26设于该碳化硅n型漂移层21上，该栅极绝缘层26可藉由热氧化或由一具有高介电常数的材料(比如氧化铝(al2o3))以化学气相沉积或原子层沉积等方式形成，并经过例如含氮的气体(比如n2、no或n2o)在大于1000℃以上的温度进行氮化回火(nitridationbypostoxideannealing)。该源极23的至少部分底端形成一欧姆接触27而电性连接至部分的该n型区域252及部分或全部的该p型区域251。

请结合参阅图6，为图5的部分俯视示意图，该双向电压箝30形成于该碳化硅n型漂移层21中，包括一第一端子31、一第二端子32以及一p型浮接区33，该p型浮接区33与该p型井25间隔有一第一距离d1，该p型浮接区33可由掺杂铝或硼形成，且该p型浮接区33包括有至少一由掺杂磷或氮所形成的第一n型区域331以及至少一第二n型区域332。该第一n型区域331以及该第二n型区域332藉由一间隔区域s而彼此分开。该第一端子31与该间隔区域s之间具有一第二距离d2，该第二端子32与该间隔区域s之间具有一第三距离d3，该第二距离d2大于该第三距离d3，从图5观之，在本实施例中，该间隔区域s的宽度沿该第二n型区域332的边缘为一等距离，而于其他实施例中，该间隔区域s的宽度沿该第二n型区域332的边缘可为一不等距离。于该p型浮接区33中，该第一端子31经由该第一n型区域331上的该欧姆接触27连接该栅极电极221，该第二端子32则经由该第二n型区域332上的该欧姆接触27连接该源极23。据此，该栅极22与该源极23之间的一正向过电压以及一负向过电压可被该双向电压箝30抑制(suppress)，且于本实施例中，该正向过电压的一绝对值大于该负向过电压的一绝对值。

此外，上述的正向过电压及负向过电压的绝对值均会小于该金属氧化物半导体场效晶体管20的正向及负向栅极对源极击穿电压的绝对值。

该p型浮接区33可包括一逆行掺杂外形(retrogradedopingprofile)，且在该逆行掺杂外形中，顶部的一掺杂浓度低于底部的一掺杂浓度。由于该双向电压箝30从垂直方向观之可视为一寄生双极性晶体管(parasiticbjt)，通过调整该p型浮接区33的浓度分布，可以调整该寄生双极性晶体管的基极开路崩溃电压(openbasebreakdownvoltage)。

于本发明另一实施例中，该双向电压箝30可更包括多个并联连接的p型浮接区33。由于单个该双向电压箝30可吸收的能量有限，故增加该p型浮接区33的数量或面积可以增加整体静电放电(electrostaticdischarge,esd)的耐受能力。

请续参考图7，当比较本实施例整合有箝制电压箝位电路的碳化硅半导体组件(实线)与现有不具有箝制电压箝位电路的碳化硅半导体组件(虚线)的栅极漏电流(igs)-栅极/源极偏压(vgs)曲线时，结果显示：在建议的栅极/源极偏压(vgs)范围内(即，栅极/源极偏压(vgs)为-10v及20v)，本实施例的碳化硅半导体组件的漏电流(igs)很低，约为数na；但在相似的情况下，整合有多晶硅齐纳二极管的碳化硅半导体组件的漏电流(igs)可达数μa。显见本实施例的碳化硅半导体组件可同时针对栅极与源极间的正向过电压以及负向过电压进行保护。

图8则为本发明一实施例的整合箝制电压箝位电路的碳化硅半导体组件在不同温度时的栅极漏电流(igs)-栅极偏压(vgs)曲线，结果显示：在30℃至175℃之间的各种不同温度下，本实施例的碳化硅半导体组件的栅极漏电流(igs)-栅极偏压(vgs)曲线没有太大的改变，显示其对于温度的敏感性较低，故即使在高温下使用也不会产生如美国专利公告号us6,172,383及us6,413,822所揭示的碳化硅半导体可能发生的在高温下崩溃电压变小、漏电增加等不稳定的问题。

综上，本发明藉由整合有金属氧化物半导体场效晶体管与双向电压箝的碳化硅半导体组件，相较于如美国专利公告号us9,627,383仅可针对闸/源极间的负向过电压(negativeovervoltage)进行保护的现有技术而言，本发明的设计可同时避免栅极与源极间的正向过电压以及负向过电压可能造成的组件损坏情况发生，进而达到保护组件目的。