半导体器件及其形成方法与流程

本发明的实施例涉及半导体器件及其形成方法。

背景技术：

半导体器件用于多种电子应用中，诸如例如个人计算机、手机、数码相机和其它电子器件。通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在半导体衬底上形成电路组件和元件来制造半导体器件。

半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这使得更多的组件集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的其它问题。

技术实现要素：

本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底中形成第一凹槽和第二凹槽；在所述第一凹槽中生长第一外延材料堆叠件，所述第一外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，所述第一外延材料堆叠件的层是未掺杂的；在所述第二凹槽中生长第二外延材料堆叠件，所述第二外延材料堆叠件包括所述第一半导体材料和所述第二半导体材料的交替层，所述第二外延材料堆叠件的第一子集是未掺杂的，所述第二外延材料堆叠件的第二子集是掺杂的；图案化所述第一外延材料堆叠件和所述第二外延材料堆叠件，以分别形成第一纳米线和第二纳米线；以及围绕所述第一纳米线形成第一栅极结构，以及围绕所述第二纳米线形成第二栅极结构。

本发明的另一实施例提供了一种形成半导体器件的方法，包括：在衬底中生长第一外延材料堆叠件，所述第一外延材料堆叠件具有第一平均杂质浓度；在所述衬底中生长第二外延材料堆叠件，所述第二外延材料堆叠件具有第二平均杂质浓度；在所述衬底中生长第三外延材料堆叠件，所述第三外延材料堆叠件具有第三平均杂质浓度，所述第一平均杂质浓度、所述第二平均杂质浓度和所述第三平均杂质浓度不同；平坦化所述衬底，从而使得所述第一外延材料堆叠件、所述第二外延材料堆叠件和所述第三外延材料堆叠件的顶面齐平；图案化所述第一外延材料堆叠件、所述第二外延材料堆叠件和所述第三外延材料堆叠件以分别形成第一纳米线、第二纳米线和第三纳米线；以及围绕所述第一纳米线形成第一栅极结构，围绕所述第二纳米线形成第二栅极结构，以及围绕所述第三纳米线形成第三栅极结构。

本发明的又一实施例提供了一种半导体器件，包括：第一晶体管，包括第一纳米线和围绕所述第一纳米线的第一栅极结构，所述第一纳米线具有第一平均杂质浓度，所述第一栅极结构包括第一组功函调整层；第二晶体管，包括第二纳米线和围绕所述第二纳米线的第二栅极结构，所述第二纳米线具有第二平均杂质浓度，所述第二平均杂质浓度与所述第一平均杂质浓度不同，所述第二栅极结构包括第一组功函调整层；第三晶体管，包括第三纳米线和围绕所述第三纳米线的第三栅极结构，所述第三纳米线具有第一平均杂质浓度，所述第三栅极结构包括第二组功函调整层；以及第四晶体管，包括第四纳米线和围绕所述第四纳米线的第四栅极结构，所述第四纳米线具有第二平均杂质浓度，所述第四栅极结构包括第二组功函调整层，所述第二组功函调整层与所述第一组功函调整层不同。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图24是根据一些实施例的制造全环栅(gaa)场效应晶体管(fet)的中间阶段的各个视图。

图25a至图25c是根据一些其它实施例的在制造gasget中的中间阶段的各个视图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据一些实施例，在衬底中形成多个外延材料堆叠件。外延材料堆叠件在生长期间掺杂，并且具有不同的平均杂质浓度。然后，图案化外延材料堆叠件以形成用于全环栅(gaa)场效应晶体管(fet)的纳米线。用于每个gaafet的纳米线的平均杂质浓度决定了gaafet的阈值电压。具有多个阈值电压的器件因此可以形成在同一衬底上。

图1至图12是根据一些实施例的制造gaafet的中间阶段的截面图。具有不同阈值电压的gaafet在同一器件的不同区域中制造。fet的阈值电压是在fet的源极和漏极端子之间创建导电路径所需的最小栅极至源极电压。

在图1中，提供了衬底50。衬底50可以是可以掺杂(例如，掺杂有p型或n型掺杂剂)或不掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(soi)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，soi衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(box)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其它衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或它们的组合。

衬底50具有区域50a、50b和50c。区域50a、50b和50c可以用于形成n型器件，诸如nmos晶体管，例如n型gaafet，或者可以用于形成p型器件，诸如pmos晶体管，例如p型gaafet。区域50a、50b和50c可以在物理上彼此分离，并且可以在区域50a、50b和50c之间设置任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)。如下面进一步讨论的，将在区域50a、50b和50c中形成外延材料堆叠件。将图案化外延材料堆叠件以在区域50a、50b和50c中形成gaafet。虽然在每个区域中示出了一个外延材料堆叠件，但是应该理解，区域50a、50b和50c可以包括多个外延材料堆叠件。

形成在区域50a、50b和50c中的gaafet具有不同的阈值电压。具体地，在区域50a中形成具有第一阈值电压v1的gaafet，在区域50b中形成具有更大的第二阈值电压v2的gaafet，以及在区域50c中形成具有甚至更大的第三阈值电压v3的gaafet。此外，可以在区域50a、50b和50c中形成n型gaafet或p型gaafet。n型gaafet和p型gaafet在其栅电极中使用不同的功函材料形成。因此，可以在衬底50上形成具有六个可能的阈值电压(例如，三个用于n型gaafet以及三个用于p型gaafet)的gaafet。

此外，可以在衬底50中形成适当的阱(未示出)。在一些实施例中，在形成n型gaafet的区域(例如，nmos区域)中形成p型阱，并且在形成p型gaafet的区域(例如，pmos区域)中形成n型阱。可以使用不同的注入步骤来形成n型阱和p型阱。

在具有不同阱类型的实施例中，可以使用光刻胶或其它掩模(未示出)来实现用于nmos区域和pmos区域的不同注入步骤。例如，可以在衬底50上方形成光刻胶并且图案化光刻胶以暴露衬底50的pmos区域。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，则在pmos区域中实施n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入到nmos区域中。n型杂质可以是在该区域中注入为浓度等于或小于10¹⁸cm^-3(诸如在约10¹⁷cm^-3和约10¹⁸cm^-3之间)的磷、砷、锑等。在注入之后，可以通过诸如可接受的灰化工艺来去除光刻胶。

在注入pmos区域之后，在衬底50上方形成光刻胶并且图案化光刻胶以暴露衬底50的nmos区域。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，则可以在nmos区域中实施p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质注入到pmos区域中。p型杂质可以是在该区域中注入为浓度等于或小于10¹⁸cm^-3(诸如在约10¹⁷cm^-3和约10¹⁸cm^-3之间)的硼、bf2、铟等。在注入之后，可以通过诸如可接受的灰化工艺来去除光刻胶。

在衬底50的nmos和pmos区域的注入之后，可以实施退火以激活注入的p型和/或n型杂质。在一些实施例中，外延生长衬底50并且在生长期间原位掺杂，这可以消除注入，但是原位和注入掺杂可以一起使用。

在图2中，在衬底50的区域50a中形成凹槽52。凹槽52可以通过可接受的光刻和蚀刻技术形成。例如，可以在衬底50上方形成掩模层54。掩模层54可以由非金属材料形成，诸如氮化硅、氧化硅、碳氮化硅、碳氧氧化硅、碳氧化硅等。并且可以通过诸如cvd等的沉积工艺形成。掩模层54也可以由金属材料形成，诸如氮化钛、钛、氮化钽、钽等，并且可以由pvd、射频pvd(rfpvd)、原子层沉积(ald)等形成。在形成之后，可以将掩模层54图案化为具有与区域50a中的凹槽52对应的开口。可以通过在掩模层54上方形成光刻胶(未示出)，曝光并且显影光刻胶以具有凹槽52的图案，并且将光刻胶的图案转移至掩模层54来完成图案化。然后，图案化的掩模层54可以用作蚀刻掩模，以蚀刻衬底50的区域50a中的凹槽52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(rie)、中性束蚀刻(nbe)等或它们的组合。蚀刻可以是各向异性的。

在图3中，在凹槽52中形成外延材料堆叠件56。外延材料堆叠件56包括交替的第一半导体层58a和第二半导体层58b。第一半导体层58a由第一半导体材料形成，并且第二半导体层58b由不同的第二半导体材料形成。第一半导体材料是适合于形成p型fet的沟道区域的材料，诸如硅锗(sixge1-x，其中x可以在0至1的范围内)。第二半导体材料是适合于形成n型fet的沟道区域的材料，诸如硅。外延材料堆叠件56可以包括任何数量的层。在衬底50上形成六个可能的阈值电压的gaafet的实施例中，可以形成总共八层(例如，每种半导体材料的四层)。

将图案化外延材料堆叠件56以在区域50a中形成gaafet的沟道区域。具体地，将图案化外延材料堆叠件56以形成水平纳米线，所得的gaafet的沟道区域包括多条水平纳米线。由外延材料堆叠件56(例如，在衬底50的区域50a中)形成的gaafet具有第一阈值电压v1。第一阈值电压v1为低。在一些实施例中，对于p型器件，第一阈值电压v1在从约-0.13v至约-0.07v的范围内，并且对于n型器件，第一阈值电压在从约0.13v至约0.07v的范围内。

外延材料堆叠件56可以通过第一外延生长工艺60形成，其可以在生长室中实施。在第一外延生长工艺60期间，生长室周期性地暴露于第一组前体以选择性地在凹槽52中生长第一半导体层58a，以及然后暴露于第二组前体以选择性地在凹槽52中生长第二半导体层58b。第一组前体包括用于第一半导体材料(例如，硅锗)的前体，并且第二组前体包括用于第二半导体材料(例如，硅)的前体。外延材料堆叠件56是未掺杂的。因此，用于第一外延生长工艺60的前体不包括用于杂质的前体。在一些实施例中，第一组前体包括硅前体(例如，硅烷)和锗前体(例如，锗烷)，并且第二组前体包括硅前体，但是省略了锗前体。因此，第一外延生长工艺60可以包括连续地使硅前体流向生长室，以及然后循环：(1)在生长第一半导体层58a时，使锗前体流向生长室；以及(2)在生长第二半导体层58b时，禁止锗前体流向生长室。可以重复周期性曝光直至形成所需数量的层。

在图4中，实施平坦化工艺以使衬底50的顶面与外延材料堆叠件56的顶面齐平。平坦化工艺还去除了掩模层54和外延材料堆叠件56的从凹槽52延伸出的部分。平坦化工艺可以是化学机械抛光(cmp)、回蚀工艺、它们的组合等。在平坦化工艺之后，衬底50和外延材料堆叠件56的顶面齐平。

在图5中，在衬底50的区域50b中形成凹槽62。可以通过与用于形成凹槽52的方法类似的方法来形成凹槽62，例如，在可接受的蚀刻工艺期间，使用图案化的掩模层64作为蚀刻掩模。可选地，凹槽62可以通过不同的方法形成。

在图6和图7中，在凹槽62中形成外延材料堆叠件66。外延材料堆叠件66包括交替的半导体层。层的第一子集66a是未掺杂的半导体层。层的第二子集66b是掺杂的半导体层。外延材料堆叠件66具有与外延材料堆叠件56相同数量的层。

还将图案化外延材料堆叠件66以在区域50b中形成gaafet的沟道区域。由外延材料堆叠件66形成的gaafet(例如，在衬底50的区域50b中)具有第二阈值电压v2。gaafet的阈值电压受gaafet的沟道区域中的杂质浓度的影响，其中较高的杂质浓度会产生较高的阈值电压。fet的沟道区域中的杂质浓度是指形成fet的沟道区域的纳米线的平均杂质浓度。因为外延材料堆叠件66包括掺杂层，所以第二阈值电压v2大于第一阈值电压v1。在一些实施例中，对于p型器件，第二阈值电压v2在从约-0.23v至约-0.17v的范围内，并且对于n型器件，第二阈值电压在从约0.23v至约0.17v的范围内。

层的第一子集66a(见图6)包括交替的第一半导体层58a和第二半导体层58b。通过实施第一外延生长工艺60的一些循环来形成层的第一子集66a。在需要六个可能的阈值电压的gaafet的实施例中，外延材料堆叠件66的第一子集66a包括堆叠件的总层的一半。

层的第二子集66b(见图7)包括交替的第一半导体层70a和第二半导体层70b。第一半导体层70a由与第一半导体层58a相同的基底半导体材料(例如，硅锗)形成，并且另外掺杂有v族元素(例如，磷、砷等)。第二半导体层70b由与第二半导体层58b相同的基底半导体材料(例如，硅)形成，并且另外掺杂有iii族元素(例如，硼)。层的第二子集66b可以通过第二外延生长工艺72形成，其可以在与第一外延生长工艺60相同的生长室中实施。在第二外延生长工艺72期间，将生长室循环暴露于与第一外延生长工艺60相同组的前体，并且另外暴露于合适的杂质前体。例如，在第二外延生长工艺72期间，第一组前体可以进一步包括用于v族杂质的前体，并且第二组前体可以进一步包括用于iii族杂质的前体。因此，第二外延生长工艺72可以包括连续地使硅前体流向生长室，然后循环：(1)在生长第一半导体层70a时，使锗和v族前体流向生长室；以及(2)在生长第二半导体层70b时，禁止锗前体的流动，使iii族前体流向生长室。可以重复周期性曝光直至形成所需数量的层。继续以上实例，外延材料堆叠件66的第二子集66b可以包括堆叠件的总层的一半。

第一半导体层70a和第二半导体层70b可以掺杂为任何杂质浓度。如上所述，更大的杂质浓度增加了区域50b中所得gaafet的阈值电压。第一半导体层70a和第二半导体层70b可以掺杂为相同的浓度，或者可以掺杂为不同的浓度。在一些实施例中，第一半导体层70a掺杂有砷，其浓度在从约10¹⁷cm^-3至约10¹⁹cm^-3的范围内(诸如约10¹⁹cm^-3)，并且第二半导体层70b掺杂有硼，其浓度在从约10¹⁷cm^-3至约10¹⁹cm^-3的范围内(诸如约10¹⁹cm^-3)。

在图8中，实施平坦化工艺以使衬底50的顶面与外延材料堆叠件66的顶面齐平。平坦化工艺还去除了掩模层64和外延材料堆叠件66的延伸出凹槽62的部分。平坦化工艺可以是化学机械抛光(cmp)、回蚀工艺、它们的组合等。在平坦化工艺之后，衬底50和外延材料堆叠件56和66的顶面齐平。

在图9中，在衬底50的区域50c中形成凹槽74。可以通过与形成凹槽52的方法类似的方法来形成凹槽74，例如，在可接受的蚀刻工艺期间，使用图案化的掩模层76作为蚀刻掩模。可选地，凹槽74可以通过不同的方法形成。

在图10和图11中，在凹槽74中形成外延材料堆叠件78。外延材料堆叠件78包括交替的半导体层。层的第一子集78a是未掺杂的半导体层。层的第二子集78b是掺杂的半导体层。外延材料堆叠件78具有与外延材料堆叠件56和66相同数量的层。

还将图案化外延材料堆叠件78以在区域50c中形成gaafet的沟道区域。由外延材料堆叠件78(例如，在衬底50的区域50c中)形成的gaafet具有第三阈值电压v3。如上所述，gaafet的阈值电压受gaafet的沟道区域中的杂质浓度的影响，并且沟道区域中的杂质的浓度是指形成沟道区域的纳米线的平均杂质浓度。在所示的实施例中，外延材料堆叠件66和78的类似层具有相同的杂质浓度，并且外延材料堆叠件78中的掺杂的半导体层的数量大于外延材料堆叠件66中的掺杂的半导体层的数量。在其它实施例中(未示出)，外延材料堆叠件66和78的层具有不同的杂质浓度，并且外延材料堆叠件78中的掺杂半导体层的数量与外延材料堆叠件66中的掺杂半导体层的数量相同。因此，外延材料堆叠件78中的平均杂质浓度大于外延材料堆叠件66。因为外延材料堆叠件78包括比外延材料堆叠件66更多的掺杂层，所以第三阈值电压v3大于第二阈值电压v2和第一阈值电压v1。在一些实施例中，对于p型器件，第三阈值电压v3在从约-0.33v至约-0.27v的范围内，并且对于n型器件，第三阈值电压v3在从约0.33v至约0.27v的范围内。

层的第一子集78a(见图10)包括交替的第一半导体层58a和第二半导体层58b。通过实施第一外延生长工艺60的一些循环来形成层的第一子集78a。在需要六个可能的阈值电压的gaafet的实施例中，外延材料堆叠件78的第一子集78a包括堆叠件的总层的四分之一。

层的第二子集78b(见图11)包括第一半导体层70a和第二半导体层70b的交替层。通过实施第二外延生长工艺72的一些循环来形成层的第二子集78b。在期望具有六个可能阈值电压的gaafet的实施例中，外延材料堆叠件78的第二子集78b包括堆叠件的总层的四分之三。

在图12中，实施平坦化工艺以使衬底50的顶面与外延材料堆叠件78的顶面齐平。平坦化工艺还去除了掩模层76和外延材料堆叠件78的延伸出凹槽74的部分。平坦化工艺可以是化学机械抛光(cmp)、回蚀工艺、它们的组合等。在平坦化工艺之后，衬底50和外延材料堆叠件56、66和78的顶面齐平。

图13至图20和图22是根据一些实施例的在制造gaafet中的其它中间阶段的立体图。图21a和图21b是沿着图20中的参考截面a/b-a/b示出的截面图。图23a和图23b是沿着图22中的参考截面a/b-a/b示出的截面图。仅示出了衬底50的区域50a/50b/50c中的一个。应该理解，可以在衬底50的所有区域50a/50b/50c中实施类似的工艺。此外，虽然仅示出了单个栅极结构和一对源极/漏极区域，但是应该理解，可以形成多个栅极结构和许多源极/漏极区域。

在图13中，鳍90和gaa结构92形成在衬底50中。鳍90是半导体带，并且gaa结构92设置在鳍90上。在一些实施例中，可以通过分别在衬底50和外延材料堆叠件56、66和78中蚀刻沟槽来形成鳍90和gaa结构92。

gaa结构92可以通过任何合适的方法来图案化。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化该结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化gaa结构92。

在一些实施例中，剩余的间隔件用于图案化掩模94，然后使用掩模94来图案化gaa结构92和鳍90。掩模94可以是单层掩模，或者可以是诸如包括第一掩模层94a和第二掩模层94b的多层掩模的多层掩模。第一掩模层94a和第二掩模层94b的每个均可以由诸如氧化硅、氮化硅、它们的组合等的介电材料形成，并且可以根据可接受的技术沉积或热生长。第一掩模层94a和第二掩模层94b是具有高蚀刻选择性的不同材料。例如，第一掩模层94a可以是氧化硅，并且第二掩模层94b可以是氮化硅。可以通过任何可接受的蚀刻工艺来图案化掩模94。掩模94然后可以用作蚀刻掩模以蚀刻衬底50和外延材料堆叠件56、66和78。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(rie)、中性束蚀刻(nbe)等或它们的组合。蚀刻可以是各向异性的。

在图14中，浅沟槽隔离(sti)区域96形成在衬底50上方和相邻鳍90之间。作为形成sti区域96的实例，可以在衬底50上方形成绝缘材料。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(hdp-cvd)、可流动cvd(fcvd)(例如，在远程等离子体系统中沉积基于cvd的材料，以及后固化以使其转变为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的方法形成的其它绝缘材料。在所示的实施例中，绝缘材料是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。在实施例中，形成绝缘材料，从而使得过量的绝缘材料覆盖鳍90和gaa结构92。在一些实施例中，首先沿着衬底50和鳍90的表面形成衬垫96a，并且在衬垫96a上方形成诸如上面讨论的填充材料96b。在一些实施例中，省略衬垫96a。下一步，对绝缘材料施加去除工艺，以去除鳍90和gaa结构92上方的过量绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(cmp)的平坦化工艺、回蚀工艺、它们的组合等。平坦化工艺暴露gaa结构92，从而使得在完成平坦化工艺之后，gaa结构92和绝缘材料的顶面齐平。下一步，使绝缘材料凹进以形成sti区域96。使绝缘材料凹进，从而使得gaa结构92从相邻的sti区域96之间突出。此外，sti区域96的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。sti区域96的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。sti区域96可以使用可接受的蚀刻工艺凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍90和gaa结构92的材料更快的速率蚀刻绝缘材料的材料)。例如，使用适当的蚀刻工艺去除化学氧化物，例如，可以使用稀释的氢氟酸(dhf)。

在图15中，在gaa结构92上形成伪电介质100，并且在伪电介质100上形成伪栅极102。作为形成伪电介质100和伪栅极102的实例，可以在gaa结构92和sti区域96上形成伪介电层。伪介电层可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。然后可以在伪介电层上方形成伪栅极层。伪栅极层可以沉积在伪介电层上方，以及然后诸如通过cmp平坦化。伪栅极层可以是导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物和金属组成的组。可以通过物理汽相沉积(pvd)、cvd、溅射沉积或用于沉积导电材料的本领域中已知和使用的其它技术来沉积伪栅极层。伪栅极层可以由其它材料制成，这些材料对隔离区域的蚀刻中具有高蚀刻选择性。然后在伪栅极层上方形成掩模104。掩模104可以由氮化硅、氮氧化硅、它们的组合等形成。并且可以使用可接受的光刻和蚀刻技术图案化。然后可以通过可接受的蚀刻技术将掩模104的图案转移至伪栅极层以形成伪栅极102，并且然后通过可接受的蚀刻技术将其转移到伪介电层以形成伪介电层100。伪栅极102覆盖gaa结构92的相应沟道区域。掩模104的图案可以用于将每个伪栅极102与相邻的伪栅极物理分隔开。伪栅极102还可以具有基本垂直于鳍90的长度方向的长度方向。

在图16中，通过在gaa结构92、sti区域96和伪栅极102上方共形沉积绝缘材料来形成栅极间隔件层106。绝缘材料可以是氮化硅、碳氮化硅、它们的组合等。在一些实施例中，栅极间隔件层106包括多个子层。例如，可以通过热氧化或沉积形成第一子层(有时称为栅极密封间隔件层)，并且可以在第一子层上共形地沉积第二子层(有时称为主栅极间隔件层)。

在形成栅极间隔件层106之后，可以实施用于轻掺杂源极/漏极(ldd)区域(未示出)的注入。可以将适当类型(例如，p型或n型)的杂质注入至暴露的gaa结构92和/或鳍90中。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有从约10¹⁵cm^-3至约10¹⁶cm^-3的杂质浓度。可以使用退火来激活注入的杂质。

在图17中，通过各向异性地蚀刻栅极间隔件层106来形成栅极间隔件108。各向异性蚀刻可以去除栅极间隔件层106的水平部分(例如，在sti区域96和伪栅极102上方)，而栅极间隔件层106的剩余垂直部分(例如，沿着伪栅极102和gaa结构92的侧)形成栅极间隔件108。

此外，在gaa结构92中形成源极/漏极凹槽110。源极/漏极凹槽110可以延伸穿过gaa结构92并且至鳍90中。可以使用伪栅极102作为蚀刻掩模，通过可接受的蚀刻技术来形成源极/漏极凹槽110。

在图18中，在源极/漏极凹槽110中形成外延源极/漏极区域112，以在gaa结构92的相应沟道区域中施加应力，从而提高性能。外延源极/漏极区域112形成在gaa结构92中，从而使得每个伪栅极102设置在外延源极/漏极区域112的相应相邻对之间。在一些实施例中，外延源极/漏极区域112可以延伸到鳍90中，并且也可以穿透鳍90。在一些实施例中，栅极间隔件108用于将外延源极/漏极区域112与伪栅极102分隔开适当的横向距离，使得外延源极/漏极区域112不会使随后形成的所得gaafet的栅极短路。

外延源极/漏极区域112在源极/漏极凹槽110中外延生长。外延源极/漏极区域112可以包括任何可接受的材料，诸如适合于n型或p型gaafet。例如，当形成n型gaafet时，外延源极/漏极区域112可以包括在沟道区域中施加拉伸应变的材料，诸如硅、sic、sicp、sip等。同样，当形成p型gaafet时，外延源极/漏极区域112可以包括在沟道区域中施加压缩应变的材料，诸如sige、sigeb、ge、gesn等。外延源极/漏极区域112可以具有从鳍90的相应表面凸起的表面并且可以具有小平面。

外延源极/漏极区域112和/或鳍90可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域，然后进行退火工艺。源极/漏极区域的杂质浓度可以在约10¹⁹cm^-3和约10²¹cm^-3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域112可以在生长期间原位掺杂。

由于使用外延工艺来形成外延源极/漏极区域112，外延源极/漏极区域112的上表面具有小平面，这些小平面横向向外扩展超过鳍90的侧壁。在所示的实施例中，这些小平面使同一gaafet的相邻外延源极/漏极区域112合并，如图所示。在其它实施例中(未示出)，在完成外延工艺之后，相邻的外延源极/漏极区域112保持分离。

在图19中，第一层间电介质(ild)114沉积在所示的中间结构上方。第一ild114可以由介电材料形成，并且可以通过诸如cvd、等离子体增强cvd(pecvd)或fcvd的任何合适的方法来沉积。介电材料可以包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，接触蚀刻停止层(cesl)116设置在第一ild114与外延源极/漏极区域112、栅极间隔件108和sti区域96之间。cesl116可以包括介电材料，诸如氮化硅、氧化硅、氮氧化硅等，其蚀刻速率与上面的第一ild114的材料的蚀刻速率不同。

此外，可以实施诸如cmp的平坦化工艺，以使第一ild114和cesl116的顶面与伪栅极102和栅极间隔件108的顶面齐平。平坦化工艺还可以去除伪栅极102上的掩模104以及沿着掩模104的侧壁的栅极间隔件108的部分。在平坦化工艺之后，伪栅极102、栅极间隔件108和第一ild114的顶面齐平。因此，伪栅极102的顶面通过第一ild114暴露。

在图20中，在蚀刻步骤中去除伪栅极102，从而形成凹槽118。伪电介质100在凹槽118中的部分也可以被去除。在一些实施例中，伪电介质100从管芯的第一区域(例如，核心逻辑区域)中的凹槽118中去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽118中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极102。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极102而不蚀刻第一ild114或栅极间隔件108。每个凹槽118暴露相应gaa结构92的沟道区域。每个沟道区域设置在外延源极/漏极区域112的相邻对之间。在去除期间，当蚀刻伪栅极102时，伪电介质100可以用作蚀刻停止层。然后可以在去除伪栅极102之后可选地去除伪电介质100。

在去除伪栅极102和伪电介质100之后，去除gaa堆叠件92的适当部分。当形成p型fet时(见图21a)，从gaa堆叠件92中去除第二半导体层58b，留下第一半导体层58a作为p型fet的沟道区域。当形成n型fet时(见图21b)，从gaa堆叠件92中去除第一半导体层58a，留下第二半导体层58b作为p型fet的沟道区域。可以通过适当的蚀刻来去除，诸如对所需材料(例如，当去除第一半导体层58a时为硅锗，当去除第二半导体层58b时为硅)具有选择性的各向异性湿蚀刻。可以以与用于形成凹槽118的工艺不同的工艺蚀刻gaa堆叠件92，或者可以以相同的工艺蚀刻。

在图22中，形成栅极介电层120和栅电极122以用于替换栅极。栅极介电层120共形地沉积在凹槽118中，诸如沉积在鳍90的顶面和侧壁上以及沉积在栅极间隔件108的侧壁上。栅极介电层120也可以形成在第一ild114的顶面上。值得注意的是，栅极介电层120包裹gaa堆叠件92的剩余垂直纳米线。当形成p型fet时(见图23a)，栅极介电层120包裹剩余的第一半导体层58a和70a(例如，p型gaafet的纳米线)。当形成n型fet时(见图23b)，栅极介电层120包裹剩余的第二半导体层58b和70b(例如，n型gaafet的纳米线)。根据一些实施例，栅极介电层120包括氧化硅、氮化硅或它们的的多层。在一些实施例中，栅极介电层120包括高k介电材料，并且在这些实施例中，栅极介电层120可以具有大于约7.0的k值，并且可以包括hf、al、zr、la、mg、ba、ti、pb的金属氧化物或硅酸盐及它们的组合。栅极介电层120的形成方法可以包括分子束沉积(mbd)、ald、pecvd等。在伪电介质100的部分保留在凹槽118中的实施例中，栅极介电层120包括伪电介质100的材料(例如，sio2)。

栅电极122沉积在栅极介电层120上方和周围，并且填充凹槽118的剩余部分。栅电极122可以包括诸如tin、tio、tan、tac、co、ru、al、w、它们的组合或它们的的多层的含金属材料。例如，虽然示出了单层栅电极122，但是栅电极122可以包括任意数量的衬垫层、任意数量的功函调整层(在下面讨论)以及填充材料。在填充栅电极122之后，可以实施诸如cmp的平坦化工艺以去除栅极介电层120和栅电极122的材料的过量部分，该过量部分位于第一ild114的顶面上方。栅电极122和栅极介电层120的材料的剩余部分因此形成所得gaafet的替换栅极。每个栅电极122和相应的栅极介电层120可以被统称为“栅极堆叠件”。每个栅极堆叠件围绕由图案化gaa结构92形成的纳米线延伸。

在一些实施例中，对于n型和p型器件，功函调整层是不同的。当形成p型fet时(见图23a)，在每个栅极介电层120周围形成第一组功函调整层124a。当形成n型fet时(见图23b)，在每个栅极介电层120周围形成第二组功函调整层124b。第一组功函调整层124a包括与第二组功函调整层124b不同的功函金属。例如，第一组功函调整层124a可以包括tin、tan、mo，并且第二组功函调整层124b可以包括wn、ta、ti。所选功函调整层材料修改所得gaafet的阈值电压。由于gaa结构92具有三个初始阈值电压(v1、v2和v3)，并且存在两组功函调整层材料可供选择(n型和p型)，因此所得的gaafet可能具有六个可能的阈值电压中的一个。

在图24中，第二ild126沉积在第一ild114上方。在一些实施例中，第二ild126是通过可流动cvd方法形成的可流动膜。在一些实施例中，第二ild126由诸如psg、bsg、bpsg、usg等的介电材料形成，并且可以通过诸如cvd和pecvd的任何合适的方法来沉积。在一些实施例中，在形成第二ild126之前，在栅极堆叠件上方形成栅极掩模(未示出)。

此外，根据一些实施例，穿过第二ild126和第一ild114形成栅极接触件128和源极/漏极接触件130。穿过第一ild114和第二ild126形成用于源极/漏极接触件130的开口，并且穿过第二ild126(以及可选地，栅极掩模)形成用于栅极接触件128的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如cmp的平坦化工艺以从第二ild126的顶面去除过量的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件130和栅极接触件128。可以实施退火工艺以在外延源极/漏极区域112与源极/漏极接触件130之间的界面处形成硅化物。源极/漏极接触件130物理和电耦合至外延源极/漏极区域112，并且栅极接触件128物理和电耦合至栅电极122。源极/漏极接触件130和栅极接触件128可以以不同的工艺形成，或者可以以相同的工艺形成。虽然一些示出为形成在相同的截面中，但是应该理解，源极/漏极接触件130和栅极接触件128中的每一个均可以形成在不同的截面中，这可以避免接触件的短路。

图25a、图25b和图25c是示出根据一些其它实施例的gaafet的制造中的中间阶段的截面图。如上所述，沟道区域中的杂质浓度是指平均杂质浓度。图25a示出了其中一些外延材料堆叠件(诸如外延材料堆叠件66)包括的层数是其它堆叠件的一半，但是其层的厚度是其它堆叠件的两倍，并且因此具有与图12的外延材料堆叠件66相同的平均杂质浓度的实施例。区域50b中的gaa结构因此可以以较少的外延步骤形成，这可以降低制造成本。图25b和图25c示出了在区域50b中所得的gaafet的截面图。p型(见图25b)和n型(见图25c)器件在其沟道区域中都具有较大的纳米线，其可以容纳更高的沟道电流。

实施例可以实现许多优势。形成具有掺杂和未掺杂区域的多个外延材料堆叠件可以允许具有不同阈值电压的gaafet形成在同一衬底上。对于n型和p型器件使用不同的功函材料，也可以增加可能的不同阈值电压的数量。

在实施例中，方法包括：在衬底中形成第一凹槽和第二凹槽；在第一凹槽中生长第一外延材料堆叠件，该第一外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，第一外延材料堆叠件的层是未掺杂的；在第二凹槽中生长第二外延材料堆叠件，该第二外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，第二外延材料堆叠件的第一子集是未掺杂的，第二外延材料堆叠件的第二子集是掺杂的；图案化第一外延材料堆叠件和第二外延材料堆叠件，以分别形成第一纳米线和第二纳米线；以及围绕第一纳米线形成第一栅极结构，并且围绕第二纳米线形成第二栅极结构。

在该方法的一些实施例中，第一半导体材料是硅锗，并且第二半导体材料是硅，其中，第二外延材料堆叠件的第二子集中的硅锗层掺杂有v族元素，并且其中，第二外延材料堆叠件的第二子集中的硅层掺杂有iii族元素。在该方法的一些实施例中，形成第一栅极结构包括在第一纳米线周围沉积第一金属，并且其中，形成第二栅极结构包括在第二纳米线周围沉积第二金属，第二金属与第一金属不同。在一些实施例中，该方法还包括：在衬底中形成第三凹槽；在第三凹槽中生长第三外延材料堆叠件，第三外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，第三外延材料堆叠件的第一子集是未掺杂的，第三外延材料堆叠件的第二子集是掺杂的，第三外延材料堆叠件的第二子集包括比第二外延材料堆叠件的第二子集更多的层；图案化第三外延材料堆叠件以形成第三纳米线；以及围绕第三纳米线形成第三栅极结构。在该方法的一些实施例中，生长第一外延材料堆叠件包括：用第一外延生长工艺生长第一外延材料堆叠件。在该方法的一些实施例中，生长第二外延材料堆叠件包括：用第一外延生长工艺生长第二外延材料堆叠件的第一子集；以及利用第二外延生长工艺生长第二外延材料堆叠件的第二子集，第二外延生长工艺与第一外延生长工艺不同。在该方法的一些实施例中，生长第三外延材料堆叠件包括：利用第一外延生长工艺生长第三外延材料堆叠件的第一子集；以及利用第二外延生长工艺生长第三外延材料堆叠件的第二子集。在该方法的一些实施例中，图案化第一外延材料堆叠件包括：在第一外延材料堆叠件中蚀刻沟槽以形成包括第一半导体材料和第二半导体材料的交替层的第一全环栅(gaa)结构；在第一gaa结构上方形成第一栅极间隔件；以及在第一栅极间隔件之间蚀刻第一gaa结构的部分，蚀刻选择性地去除第一半导体材料的层，第二半导体材料的剩余层形成第一纳米线。在一些实施例中，该方法还包括：平坦化衬底，从而使得第二外延材料堆叠件、第一外延材料堆叠件和衬底的顶面齐平。

在实施例中，方法包括：在衬底中生长第一外延材料堆叠件，该第一外延材料堆叠件具有第一平均杂质浓度；在衬底中生长第二外延材料堆叠件，第二外延材料堆叠件具有第二平均杂质浓度；在衬底中生长第三外延材料堆叠件，第三外延材料堆叠件具有第三平均杂质浓度，第一平均杂质浓度、第二平均杂质浓度和第三平均杂质浓度不同；平坦化衬底，从而使得第一外延材料堆叠件、第二外延材料堆叠件和第三外延材料堆叠件的顶面齐平；图案化第一外延材料堆叠件、第二外延材料堆叠件和第三外延材料堆叠件以分别形成第一纳米线、第二纳米线和第三纳米线；围绕第一纳米线形成第一栅极结构，围绕第二纳米线形成第二栅极结构，以及围绕第三纳米线形成第三栅极结构。

在该方法的一些实施例中，第一外延材料堆叠件、第二外延材料堆叠件和第三外延材料堆叠件具有相同数量的层。在该方法的一些实施例中，第一外延材料堆叠件和第三外延材料堆叠件具有第一数量的层，并且第二外延材料堆叠件具有第二数量的层，第二数量与第一数量不同。

在实施例中，器件包括：第一晶体管，包括第一纳米线和围绕第一纳米线的第一栅极结构，第一纳米线具有第一平均杂质浓度，第一栅极结构包括第一组功函调整层；第二晶体管，包括第二纳米线和围绕第二纳米线的第二栅极结构，第二纳米线具有第二平均杂质浓度，第二平均杂质浓度与第一平均杂质浓度不同，第二栅极结构包括第一组功函调整层；第三晶体管，包括第三纳米线和围绕第三纳米线的第三栅极结构，第三纳米线具有第一平均杂质浓度，第三栅极结构包括第二组功函调整层；以及第四晶体管，包括第四纳米线和围绕第四纳米线的第四栅极结构，第四纳米线具有第二平均杂质浓度，第四栅极结构包括第二组功函调整层，第二组功函调整层与第一组功函调整层不同。

在该器件的一些实施例中，第一晶体管、第二晶体管、第三晶体管和第四晶体管的每个均具有相同数量的纳米线。在该器件的一些实施例中，第一晶体管和第三晶体管具有第一数量的纳米线，并且第二晶体管和第四晶体管具有第二数量的纳米线，第二数量与第一数量不同。在该器件的一些实施例中，第一晶体管和第二晶体管是p型全环栅(gaa)场效应晶体管(fet)，并且其中，第三晶体管和第四晶体管是n型gaafet。在该器件的一些实施例中，第一纳米线包括未掺杂的硅锗，第二纳米线的第一子集包括未掺杂的硅锗，并且第二纳米线的第二子集包括掺杂有v族杂质的硅锗。在该器件的一些实施例中，第一组功函调整层包括tin、tan或mo。在该器件的一些实施例中，第三纳米线包括未掺杂的硅，第四纳米线的第一子集包括未掺杂的硅，并且第四纳米线的第二子集包括掺杂有iii族杂质的硅。在该器件的一些实施例中，第二组功函调整层包括wn、ta或ti。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。