本公开与半导体器件相关，特别地，与包含有源器件区域和边缘终止区域的半导体器件及其制造方法相关。
背景技术：
典型地需要例如功率二极管或功率晶体管的功率半导体器件来阻断数百伏特或甚至数千伏特的漏极至源极电压或阴极至阳极电压，其取决于该半导体器件的指定电压等级。高阻断电压伴随着半导体本体中的高电场强度。其中在高阻断电压下出现高电场的半导体本体的表面可能对边缘终止区域上方的钝化材料中的任何电荷非常敏感。钝化层中无法预料的电荷可能导致负载端子之间的电压阻断能力的降低和/或泄漏电流的增大。
需要改进半导体器件的钝化。
技术实现要素：
本公开的实施例涉及一种具有包含第一主表面的半导体本体的半导体器件。半导体本体包含有源器件区域和至少部分地围绕有源器件区域的边缘终止区域。半导体器件还包含在第一主表面上的接触电极。接触电极电连接至有源器件区域。半导体器件还包含在边缘终止区域上的钝化结构。钝化结构横向延伸至有源器件区域中。半导体器件还包含在钝化结构上的封装结构。封装结构覆盖钝化结构的在接触电极上方的第一边缘。
本公开的另外的实施例涉及一种包含带有第一主表面的半导体本体的另外的半导体器件。半导体本体包含有源器件区域和边缘终止区域。边缘终止区域至少部分地围绕有源器件区域。第一主表面上的接触电极电连接至有源器件区域。在边缘终止区域中的第一主表面上形成的层间电介质包含在边缘终止区域上方的第一层间电介质侧表面。边缘终止区域上的保护结构覆盖第一层间电介质侧表面。
本公开的另一实施例涉及一种制造半导体器件的方法。该方法包括提供具有第一主表面的半导体本体。该方法还包括在半导体本体中形成有源器件区域。该方法还包括在半导体本体中至少部分地围绕有源器件区域形成边缘终止区域。该方法还包括在第一主表面上形成接触电极，其中该接触电极电连接至有源器件区域。该方法还包括在边缘终止区域上形成钝化结构，其中该钝化结构横向延伸至有源器件区域中。该方法还包括在钝化结构上形成封装结构，其中该封装结构覆盖钝化结构的在接触电极上方的第一边缘。
本公开的另外的实施例涉及制造半导体器件的另外的方法。该方法包含提供具有第一主表面的半导体本体。在半导体本体中形成有源器件区域。在半导体本体中形成边缘终止区域，其中边缘终止区域至少部分地围绕有源器件区域。在第一主表面上形成接触电极，其中接触电极电连接至有源器件区域。在边缘终止区域中的第一主表面上形成层间电介质，其中，层间电介质包含在边缘终止区域上方的第一层间电介质侧表面。在边缘终止区域上形成保护结构，其中该保护结构覆盖第一层间电介质侧表面。
在阅读以下详细描述和查看附图时，本领域技术人员将认识到附加特征和优点。
附图说明
附图被包含以提供对本实施例的进一步理解，并且附图被并入本说明书中并构成本说明书的一部分。附图图示半导体器件和制造半导体器件的方法的本实施例，并且与描述一起用于解释实施例的原理。将容易领会到另外的实施例和意图的优点，因为通过参照以下详细描述，它们变得更好理解。在以下详细描述和权利要求中描述另外的实施例。
图1图示半导体器件的实施例的示意性截面图，该半导体器件包含钝化结构和覆盖钝化结构的在接触电极上的边缘的封装结构。
图2是图1的半导体器件的平面图。
图3至图7是半导体器件的实施例的示意性截面图，该半导体器件包含钝化结构和覆盖钝化结构的在接触电极上的边缘的封装结构。
图8图示半导体器件的实施例的示意性截面图，该半导体器件包含覆盖在边缘终止区域上方的层间电介质的第一侧表面的保护结构。
图9图示半导体器件的实施例的示意性截面图，该半导体器件包含覆盖层间电介质的第一侧表面的钝化结构并且包含覆盖钝化结构的在边缘终止区域上方的边缘的封装结构。
图10图示半导体器件的实施例的示意性截面图，该半导体器件包含沟道停止区和覆盖在边缘终止区域上方的层间电介质的第一侧表面的保护结构。
具体实施方式
在以下详细描述中，参照附图，附图形成其一部分，并且在附图中，通过图示的方式示出可以在其中实践半导体器件的具体实施例。要理解的是，在不脱离本公开的范围的情况下，可以利用其它实施例并且可以做出结构改变或逻辑改变。例如，针对一个实施例图示或描述的特征能够在其它实施例上使用或与其它实施例结合使用以产生又一另外的实施例。所意图的是本公开包含这样的修改和变化。使用具体语言描述示例，其不应该被解释为限制所附权利要求的范围。附图未按比例，并且仅用于图示目的。如果没有另外声明，则相应的元件在不同的附图中通过相同的参照符号指定。
术语“具有”、“含有”、“包含”、“包括”等等是开放式的，并且该术语指示所声明的结构、元件或特征的存在，而不排除附加的元件或特征。冠词“一”、“一个”和“该”旨在包含复数以及单数，除非上下文另外清楚地指示。
术语“电连接”描述电连接的元件之间的永久性低电阻连接，例如相关元件之间的直接接触或者经由金属和/或重掺杂的半导体材料的低电阻连接。术语“电耦合”包含适于信号和/或功率传输的一个或多个中间元件可以在电耦合的元件之间，例如，能够进行控制以在第一状态下临时提供低电阻连接以及在第二状态下提供高电阻电去耦的元件。
附图通过紧挨着掺杂类型“n”或“p”指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意味着低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区不必然具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
具有相同导电类型并且带有不同掺杂剂浓度的两个邻接的掺杂区沿两个掺杂区之间的边界表面形成单极结，例如，n/n+或p/p+结。在单极结处，与单极结正交的掺杂剂浓度分布可以示出台阶或转折点，在该台阶或转折点处，掺杂剂浓度分布从为凹变为凸，或者反之亦然。
为物理尺寸给定的范围包含边界值。例如，参数y的从a至b的范围读作a≤y≤b。值至少为c的参数y读作c≤y，并且值至多为d的参数y读作y≤d。
此外，术语“在……上”不应被解释为仅意味着“直接在……上”。相反，如果一个元件被定位于另一元件“上”（例如，一层在另一层“上”），则另外的组件（例如，另外的层）可以定位于两个元件之间。
igfet（绝缘栅场效应晶体管）是包含带有基于掺杂的半导体材料的栅极电极和/或带有不基于氧化物或不排他地基于氧化物的栅极电介质的mosfet（金属氧化物半导体fet）和其它fet的电压控制器件。
术语“功率半导体器件”指代带有至少30v（例如100v、600v、1.6kv、3.3kv或更高）的高电压阻断能力并且带有至少1a（例如10a或更高）的标称通态电流或正向电流的半导体器件。
安全工作区域（soa）定义预期半导体器件能够在其上在没有自损坏的情况下进行工作的电压和电流条件。soa由比如最大连续负载电流、最大栅极电压等的针对器件参数的所公开的最大值来给出。
根据实施例，半导体器件包括包含第一主表面的半导体本体。半导体本体的第一主表面可以是半导体本体的主延伸平面并且被横向方向跨越。
半导体本体可以包含有源器件区域。半导体本体可以进一步包含至少部分地围绕有源器件区域的边缘终止区域。半导体器件可以进一步包含在第一主表面上的接触电极。接触电极可以例如经由欧姆接触电连接至有源器件区域。半导体器件可以进一步包含在边缘终止区域上的钝化结构。钝化结构可以横向地延伸至有源器件区域中并且覆盖接触电极的一部分。半导体器件可以进一步包含在钝化结构上的封装结构。封装结构可以覆盖钝化结构的在接触电极上方的第一边缘。
通过提供封装结构，例如，可以阻碍和/或防止水分或诸如oh-或h3o+的溶解离子从芯片封装进入钝化结构中。
钝化结构尤其包括背对半导体本体的顶表面、第一边缘、第二边缘和侧表面（例如，在接触电极上方的内侧表面和比第一边缘更靠近半导体本体的横向侧表面的外侧表面）。钝化结构的顶表面可以在第一边缘处与钝化结构的侧表面中的一个侧表面（例如，内侧表面）合并。此外，钝化结构的顶表面可以在第二边缘处与钝化结构的侧表面中的另一个侧表面（例如，外侧表面）合并。
通过覆盖（例如，完全覆盖）钝化结构的在接触电极上的第一边缘，封装结构还可以覆盖钝化结构的顶表面的一部分，其在第一边缘处合并到钝化结构的侧表面中。封装结构可以进一步覆盖（例如，完全覆盖）钝化结构的邻接第一边缘的侧表面（例如，内侧表面）。附加地或作为替换方案，封装结构可以覆盖（例如，完全覆盖）顶表面和/或顶表面的合并到侧表面中的部分。
封装结构可以与钝化结构直接接触。附加地或作为替换方案，封装结构可以与接触电极（例如，接触电极的与钝化结构相邻的一部分）直接接触。
在一些实施例中，钝化结构可以与接触电极直接接触。在其它实施例中，附加层和/或附加结构可以定位于接触电极和钝化结构之间。可以有可能的是钝化结构覆盖（例如，完全覆盖）接触结构的侧表面。
半导体器件可以是功率半导体器件，例如功率半导体二极管或功率半导体晶体管，诸如功率半导体igfet（金属氧化物半导体场效应晶体管）或igbt（绝缘栅双极型晶体管）。半导体器件可以被配置为传导大于1a的电流，并且可以进一步被配置为阻断半导体器件的负载端子之间的在几百伏特至几千伏特的范围内的电压，例如至少650v、1.2kv、1.7kv、3.3kv、4.5kv、5.5kv、6kv或6.5kv。负载端子可以对应于mosfet的漏极和源极、igbt的发射极和集电极或者二极管的阴极和阳极。例如，阻断电压可以对应于在半导体器件的数据表中指定的电压等级。
半导体本体可以包含来自iv族元素半导体的半导体材料、iv-iv化合物半导体材料、iii-v化合物半导体材料或ii-vi化合物半导体材料，或由它们组成。来自iv族元素半导体的半导体材料的示例尤其包含硅（si）和锗（ge）。iv-iv化合物半导体材料的示例尤其包含碳化硅（sic）和硅锗（sige）。iii-v化合物半导体材料的示例尤其包含砷化镓（gaas）、氮化镓（gan）、磷化镓（gap）、磷化铟（inp）、氮化铟镓（ingan）和砷化铟镓（ingaas）、磷化镓铟（gainp）、锑化铟（insb）。ii-vi化合物半导体材料的示例尤其包含碲化镉（cdte）、碲镉汞（cdhgte）和碲镉镁（cdmgte）。此外，氧化镓（ga2o3）、氧化铟（iii）（in2o3）、锇化铝（alos）、钛酸锶（srtio3）、铝酸镧（laalo3）或碱性锡酸盐材料（basno3）可以用作半导体材料。
对于sic，sic半导体本体可以来自碳化硅的六方相，例如4h-sic。碳化硅半导体本体可以具有例如在<11-20>或<1-100>方向上的偏离方向。碳化硅半导体本体的偏轴角可以在从2°至8°的范围内，典型地为4°。
有源器件区域是半导体本体的其中负载电流流动通过第一主表面进入/离开半导体本体的区域。有源器件区域可以被配置为承载半导体器件的负载电流的至少一部分。在igfet的情况下，有源器件区域可以包含通过第一主表面电连接至接触电极的源极区。源极到漏极电流可以从接触电极通过第一主表面流入源极区中。在igbt的情况下，有源器件区域可以包含通过第一主表面电连接至接触电极的发射极/源极区。在二极管的情况下，有源器件区域可以包含通过第一主表面电连接至接触电极的阳极区或阴极区。阳极至阴极的电流可以从接触电极通过第一主表面流入阳极区或阴极区中。因此，例如，有源器件区域可以限于第一主表面的第一部分，负载电流流动被引导通过该第一部分。
边缘终止区域是半导体本体的围绕（例如，完全围绕）有源器件区域的区域。由于在半导体本体的有源区域内的开关pn结不是无限的，而是在半导体本体的边缘区处终止，因此边缘效应将器件击穿电压限制在理论上无限的平行平面结所设定的理想值以下。必须注意确保开关pn结在半导体本体的边缘处的恰当且高效终止。边缘终止区域是用于确保开关pn结的恰当且高效终止的措施。
在边缘终止区域中，形成边缘终止结构，该边缘终止结构可以有效地使有源区域的开关pn结的终止朝向半导体本体的边缘扩大。这可以引起在半导体本体的边缘处的电场的逐渐降低以及半导体器件的增大的阻断能力。取决于半导体器件的电压等级，边缘终止区域的横向尺寸可以变化。具有较高电压等级的半导体器件典型地需要其边缘终止区域的更大的横向延伸，以用于确保开关pn结的恰当终止。例如，边缘终止区域中的边缘终止结构的示例包含场板、结终止延伸（jte）结构、横向变掺杂（vld）结构。除了有源器件区域之外，边缘终止区域可以限于第一主表面的第二部分，该第二部分i）完全或部分地围绕有源器件区域的第一部分，并且ii）没有负载电流流动通过其被引导通过第一主表面到接触电极，并且iii）有助于开关pn结的终止。例如，在有源器件区域和边缘终止区域之间可以存在过渡区，以用于电接触边缘终止结构。
在具有n型漂移区的半导体器件中，示例性边缘终止结构可以包含朝着芯片边缘交替布置的p型和n型区。p型区和n型区中的每个可以围绕（例如，完全围绕）有源器件区域，并且可以布置在第一主表面和底部p型区之间。例如，p型区和n型区可以直接邻接第一主表面。
在具有n型漂移区的半导体器件中，另一示例性边缘终止结构可以包含p型区。p型区中的每个可以围绕（例如，完全围绕）有源器件区域，并且可以直接邻接第一主表面。在掺杂浓度方面，p型区中的一些或全部可以彼此不同。不同掺杂浓度的p型区可以朝着芯片边缘交替布置。例如，p型区中的一些或全部的掺杂浓度可以随着距有源器件区域的横向距离的增大而减小。也可以存在具有相等垂直掺杂浓度分布的p型区的群组。不同群组的p型区也可以朝着芯片边缘交替布置。
钝化结构可以是单层或多层的堆叠。例如，可以就以下方面而言来选择钝化结构的材料，这些方面诸如尤其是半导体本体和接触电极的粘附性质、与半导体本体的界面处的缺陷密度、用于在半导体本体上堆叠诸如钝化结构和封装结构的层时避免应力或使应力最小化的机械性质、用于确保钝化结构能够承受在器件工作期间出现的电场强度的电性质。还可以有可能根据以下中的至少一个来选择钝化结构的材料：材料的耐化学性、材料的介电常数、材料的制造成本、向捕获离子的倾向性（应该是低的）、可构造性（structurability）。
根据半导体器件的实施例，封装结构可以覆盖钝化结构的第二边缘。第二边缘可以比第一边缘更靠近半导体本体的横向侧表面。由此，可以进一步增大钝化结构的侧表面的覆盖范围。
根据半导体器件的实施例，钝化结构与半导体本体的横向侧表面之间的第一横向距离可以小于边缘终止区域中的边缘终止结构与半导体本体的该横向侧表面之间的第二横向距离。由此，钝化结构可以完全覆盖第一主表面的在边缘终止结构正上方的部分。因此，钝化结构可以沿边缘终止结构的整个横向尺寸（例如，横向宽度）保护边缘终止结构。
根据实施例，半导体器件可以进一步包括在封装结构上的电绝缘聚合物。用于电绝缘聚合物的示例性材料是可以在钝化结构和封装结构上方充当应力缓冲钝化的基于聚酰亚胺的材料。电绝缘聚合物可以对半导体器件进行缓冲以免受模制化合物应力和粗糙填充物的影响。因此，可以改进器件可靠性。
根据半导体器件的实施例，封装结构可以完全覆盖钝化结构的至少一个侧表面和/或顶表面。典型地，至少钝化结构的在第一边缘处的内侧表面完全被封装材料覆盖。例如，钝化结构的所有侧表面可以被封装结构覆盖。
根据半导体器件的实施例，钝化结构的厚度的范围可以从300nm至5μm。作为示例，可以选择足够厚的钝化结构的厚度，以用于确保钝化结构与封装结构之间的界面处的镜像电荷不会以不可接受的程度对边缘终止区域中的有效电荷产生不利的影响。换句话说，可以选择足够大的厚度以确保镜像电荷不会使半导体器件的电压阻断能力降低到不可接受的程度。
根据实施例，钝化结构（例如，钝化结构的至少一层）可以包含未掺杂的硅酸盐玻璃（usg）、原硅酸四乙酯氧化物（teos氧化物）、磷硅酸盐玻璃（psg）、硼硅酸盐玻璃（bsg）、硼磷硅酸盐玻璃（bpsg）、氮化硅（si3n4）中的至少一种。
钝化结构可以是无机结构，并且可以是可以通过沉积方法、例如通过等离子体增强化学气相沉积（pecvd）形成的单层。钝化结构也可以是多层堆叠，例如usg/psg/usg层堆叠或usg/psg/teos氧化物层堆叠。除了前面提及的示例性的三层堆叠之外，还可以形成两层堆叠、四层堆叠、五层堆叠、六层堆叠或甚至多于六层的堆叠。在一些实施例中，堆叠的每一层可以包括上面提及的材料中的至少一种或由上面提及的材料中的至少一种组成。
封装结构可以是无机结构，并且可以是单层或多层的堆叠。例如，可以关于作为腐蚀保护层的合适性，例如抗水分或诸如oh-或h3o+的溶解离子进入的阻挡性能，来选择封装结构的材料。封装结构可以阻碍水分和溶解离子进入钝化结构。例如，这可以抵抗在接触电极和钝化结构之间的界面处的接触电极的腐蚀。因此，可以改进半导体器件的钝化，并且因此改进器件可靠性。
根据半导体器件的实施例，封装结构的厚度的范围可以从200nm至2μm、或者从200nm至1μm、或者从400nm至800nm。封装结构的厚度可以小于钝化结构的厚度。
根据半导体器件的实施例，封装结构可以包含氮化硅。可以通过氮化硅来阻碍来自芯片封装的水分或溶解离子进入钝化结构中。
在第一主表面上的接触电极可以包含金属或金属合金或金属硅化物或金属氮化物或其任何组合，例如不同材料的堆叠。例如，接触电极的示例性材料尤其包含铝（al）、铜（cu）、钨（w）、银（ag）、诸如alcu或alsicu的al和cu的合金、钛（ti）、钽（ta）、钼（mo）、铂（pt）、钒（v）、金（au）、tin、tan、mosi2、tasi2。在接触电极的底部处，例如，可以布置诸如ti、tin或ti/tin层的衬里，以用于改进半导体本体上的接触电极的粘附和/或扩散阻挡性质。例如，接触电极可以完全或部分覆盖有源器件区域，并且也可以与边缘终止结构轻微重叠。
根据实施例，半导体器件可以进一步包含在接触电极和钝化结构之间的粘合层。用于粘合层的示例性材料尤其包含si3n4、al2o3和酰亚胺。
根据半导体器件的实施例，钝化结构可以直接邻接边缘终止区域中的第一主表面。作为示例，钝化结构可以直接邻接边缘终止区域中的边缘终止结构，例如vld结构或jte结构或保护环结构。
根据实施例，半导体器件可以进一步包括布置在钝化结构和边缘终止区域中的第一主表面之间的层间电介质。例如，层间电介质可以包含用作半导体器件的在半导体本体的其它部分中的功能元件、例如用作有源器件区域中的栅极电介质或用作栅极沟槽结构上的电介质盖的一个或多个电介质层。
根据实施例，半导体器件可以是二极管，并且有源器件区域可以包含电连接至接触电极的阳极区或阴极区。例如，二极管可以形成为pn结二极管、肖特基二极管和/或合并引脚肖特基（mps）二极管。
根据实施例，半导体器件可以是场效应晶体管，诸如igfet，特别是mosfet或igbt，并且有源器件区域可以包含电连接至接触电极的源极区。
另一实施例涉及另外的半导体器件。另外的半导体器件可以是功率半导体器件，例如功率半导体二极管或功率半导体开关，诸如如上面所描述的功率半导体igfet或igbt。
半导体器件可以包含半导体本体，该半导体本体可以包含上面提及的晶体半导体材料中的任何或由上面提及的晶体半导体材料中的任何组成。例如，半导体本体可以包含来自六方相的单晶sic，例如4h-sic。
半导体本体的前侧处的第一主表面可以平行于半导体本体的主延伸平面并且被横向方向跨越。第一主表面可以是平坦的或可以是有棱纹的。例如，带有六边形晶格的半导体本体可以具有偏轴切口。第一主表面的平均水平面与<0001>基平面之间的偏轴切口角可以在从2°至8°的范围内，例如为大约4°。偏轴切口的偏轴方向可以平行于<11-20>或平行于<1-100>晶格方向。
半导体本体的背侧处的第二主表面可以是平坦的并且平行于主延伸平面，或者可以是有棱纹的，带有平行于主延伸平面的平均平面。横向侧表面可以连接第一主表面的边缘和第二主表面的边缘。
半导体本体可以包含有源器件区域和边缘终止区域。第一主表面可包含在有源器件区域中的有源区段和在边缘终止区域中的无源区段。在有源器件区域中，二极管正向电流或负载电流通过第一主表面的有源区段进入和/或离开半导体本体。半导体本体的边缘终止区域围绕（例如，完全围绕）有源器件区域。边缘终止区域可以将半导体本体的有源器件区域和横向侧表面分离，并且可以从有源器件区域延伸至半导体本体的横向侧表面。边缘终止区域可以包含边缘终止结构。边缘终止结构可以包含如上面所描述的场板、保护环、jte结构和/或vld结构。在soa内进行工作的期间，没有负载电流、并且没有二极管正向电流通过边缘终止区域中的第一主表面的无源区段进入或离开半导体本体。
接触电极可以形成在第一主表面上。接触电极可以电连接至有源器件区域中的掺杂区。在半导体器件是功率半导体二极管的情况下，有源器件区域可以包含阳极区或阴极区，并且接触电极可以电连接至阳极区或阴极区。功率半导体二极管的正向电流可以流动通过接触电极与阳极区或阴极区之间的第一主表面有源区段。在半导体器件是igfet的情况下，有源器件区域可以包含源极区。接触电极可以通过第一主表面有源区段电连接至源极区。igfet源极电流可以从接触电极通过第一主表面有源区段流入源极区中，或者反之亦然。在igbt的情况下，有源器件区域可以包含发射极/源极区。接触电极可以通过第一主表面有源区段电连接至发射极/源极区。接触电极可以横向地延伸超过有源器件区域，其中，在有源器件区域之外，接触电极在空间上与半导体本体分离。
层间电介质可以形成在边缘终止区域中的第一主表面无源区段的一部分上。层间电介质可以是一部分结构或者可以是包含两个或更多个横向分离的部分的多部分结构。例如，与边缘终止区域中的掺杂区形成低电阻欧姆接触的金属结构可以在横向上将多部分层间电介质的两个部分分离。替代地，一部分层间电介质可以包含多个开口，其中接触结构延伸通过开口，并且其中接触结构和边缘终止区域中的掺杂区形成低电阻欧姆接触。
层间电介质包含背对半导体本体的顶表面、在半导体本体边缘终止区域上方并且被定向到半导体本体的最靠近的横向侧表面的一个或多个第一侧表面、以及在半导体本体边缘终止区域上方并且避开（背对）最靠近的半导体本体横向侧表面的一个或多个第二侧表面。（一个或多个）第一层间电介质侧表面可以是垂直的，或者可以具有关于横向方向的倾斜角，其中倾斜角可以在从30至90°的范围内，例如，可以在从60至90°的范围内。（一个或多个）第二层间电介质侧表面可以是垂直的，或者可以具有关于横向方向的倾斜角，其中该倾斜角可以在从30至90°的范围内，例如，可以在从60至90°的范围内。接触电极可以覆盖最里面的第二层间电介质侧表面。接触电极还可以覆盖层间电介质的内部顶表面部分，其中，内部顶表面部分直接邻接最里面的第二层间电介质侧表面。
层间电介质可以是均质层，或者可以是包含两个或更多个子层的层堆叠，其中直接邻接的子层在内部结构（德语：gefüge）和材料组成（德语：zusammensetzung）中的至少一个方面不同。
例如，层间电介质可以包含栅极电介质层。栅极电介质层可以与第一主表面直接接触。替代地，可以在第一主表面和栅极电介质层之间形成另一层，例如，丝网氧化物层。丝网氧化物层可以包含硅和氧，例如热生长的氧化硅。
栅极电介质层可以是均质层，或者可以是包含两个或更多个子层的层堆叠，其中直接邻接的子层在内部结构和材料组成中的至少一个方面不同。例如，栅极电介质可以由硅和氧组成或者可以包含硅和氧，例如热生长的氧化硅和/或沉积的氧化硅。替代地或附加地，栅极电介质可以包含含有氮的子层，例如，氮氧化硅层和/或氮化硅层，例如，si3n4层。
层间电介质可以包含形成在半导体本体上或栅极电介质层上的分离层。分离层可以是均质层，或者可以是包含两个或更多个子层的层堆叠，其中直接邻接的子层在内部结构和材料组成中的至少一个方面不同。例如，分离层可以由硅和氧组成或可以包含硅和氧，例如硅酸盐玻璃。例如，分离层包含teos-usg、硅烷-usg、psg、bsg、bpsg或fsg（氟硅酸盐玻璃）的至少一层。
在边缘终止区域上形成保护结构，其中，保护结构覆盖（例如，完全覆盖）最外面的第一层间电介质侧表面，并且其中最外面的第一层间电介质侧表面是最靠近半导体本体的横向侧表面的第一侧表面。
保护结构可以是均质层，或者可以是包含两个或更多个子层的层堆叠，其中直接邻接的子层在内部结构和/或材料组成方面不同。保护结构或至少一个保护结构子层可以完全或几乎完全没有磷。当钝化结构包括psg时，可以特别地是这种情况。例如，保护结构的磷含量足够低，以防止磷酸积聚在保护结构内。例如，保护结构或相关保护结构子层中的平均磷密度为至多5％（以重量计）或甚至至多2％（以重量计）。
保护结构可以完全或至少在高程度上防止水分或诸如oh-或h3o+的溶解离子从周围环境或从芯片封装进入层间电介质中。在层间电介质包含含有磷的层的情况下，保护结构可以有助于抑制在靠近第一层间电介质侧表面的区中形成磷酸h3po4。在半导体器件的工作期间，通过保护结构对第一层间电介质侧表面的封装可以有助于显著降低在靠近第一层间电介质侧表面的区中的碳化硅的阳极氧化。降低或完全防止碳化硅沿第一主表面的腐蚀降低了层间电介质的部分和/或保护结构的部分由于其而从半导体本体剥离的风险。
通过覆盖（例如，完全覆盖）边缘终止区域上的第一层间电介质侧表面，保护结构还可以覆盖半导体本体第一主表面的无源区段的一部分。
保护结构可以与层间电介质直接接触。附加地，保护结构可以与接触电极（例如，接触电极的与层间电介质相邻的一部分）直接接触。在其它实施例中，可以在接触电极与保护结构之间形成附加层和/或附加结构。保护结构覆盖（例如，完全覆盖）接触结构和/或另外的金属结构（诸如用于第一主表面的无源区段且在所述无源区段上的源极配线和/或栅极配线）的侧表面可以是有可能的。
根据实施例，保护结构可以包含钝化结构。钝化结构可以直接形成在层间电介质上。钝化结构可以包含硅和氧作为主要成分。钝化结构含有仅作为不想要的杂质的磷原子是有可能的。例如，在钝化结构中，平均磷密度为至多5％（以重量计）或至多2％（以重量计）。钝化结构可以由沉积的氧化硅形成，例如硅酸盐玻璃。钝化结构可以包含bsg或fsg，或者可以是未掺杂的层，例如，沉积的氧化硅的层，例如teos-usg。钝化层可以有助于降低在存在高电场的情况下沿边缘终止区域中的第一主表面的碳化硅的阳极氧化。
根据实施例，保护结构可以包含形成在钝化结构上的封装结构。钝化结构和封装结构在内部结构和/或材料组成的方面不同。封装结构可以直接形成在钝化结构顶表面上，其中，钝化结构顶表面在钝化结构的避开半导体本体的一侧。封装结构和钝化结构可以通过相同的蚀刻被图案化，例如图案化的钝化聚合物，其中封装结构完全覆盖钝化结构顶表面。沿钝化结构的横向侧表面可以不存在封装结构。
根据实施例，保护结构可以包含在层间电介质和钝化结构之间的保护层。保护层可以直接形成在层间电介质上。保护层可以是直接形成在层间电介质上且在控制电极的表面部分上的具有几乎均匀厚度的连续层。例如，保护层可以完全覆盖层间电介质顶表面、最外面的第一层间电介质侧表面和控制电极的侧表面。附加地，保护层可以覆盖控制电极的顶表面的一部分。如果适用，则保护层还可以完全覆盖半导体本体前侧处的另外的金属结构的顶表面和侧表面，例如源极配线和/或栅极配线的顶表面和侧表面。
保护层可以有效地用作铜扩散阻挡层和/或作为改进保护结构在控制电极上的粘附的界面层。
保护层可以是均质层，或者可以是包含两个或更多个子层的层堆叠，其中直接邻接的子层在内部结构和/或材料组成的方面不同。保护层或至少一个保护层子层可以包含氮化硅，例如si3n4。保护层的总厚度可以在从20nm至400μm的范围内。
根据实施例，边缘终止区域可以包含沟道停止区。沟道停止区可以充当场停止区或可以是场停止区。沟道停止区可以从第一主表面延伸至半导体本体中。例如，沟道停止区可以沿半导体本体的形成在第一主表面和横向侧表面之间的前侧边缘延伸。沟道停止区可以形成闭合环。
在半导体器件是带有在前侧形成的阳极区的功率半导体二极管的情况下，沟道停止区可以是n掺杂的。在半导体器件是功率半导体开关的情况下，沟道停止区可以具有源极区的导电类型（对于igfet）或发射极/源极区的导电类型（对于igbt）。对于带有n掺杂的源极区或带有n掺杂的发射极/源极区的功率半导体开关，沟道停止区可以是n掺杂的。沟道停止区可以由被提供用于形成源极区或发射极/源极区的一些或全部离子注入形成。例如，沟道停止区和源极区或者沟道停止区和发射极/源极区可以含有相同的注入剂量，可以具有相同的垂直延伸和/或可以具有相同的垂直掺杂剂分布。根据另一实施例，沟道停止区的垂直延伸可以显著大于源极区或发射极/源极区的垂直延伸。
在半导体器件的工作期间，沟道停止区可以降低在保护结构的外边缘与半导体本体的横向侧表面之间的第一主表面的暴露部分中有效的电场。以这种方式，沟道停止区可以有助于显著降低在边缘终止区域中的碳化硅的阳极氧化。
根据制造半导体器件的方法的实施例，该方法可以包含提供包含第一主表面的半导体本体。该方法可以进一步包含在半导体本体中形成有源器件区域。该方法可以进一步包含在半导体本体中至少部分地围绕有源器件区域形成边缘终止区域。该方法可以进一步包含在第一主表面上形成接触电极，其中该接触电极电连接至有源器件区域。该方法可以进一步包含在边缘终止区域上形成钝化结构，其中该钝化结构横向地延伸至有源器件区域中并且覆盖接触电极的边缘。该方法可以进一步包含在钝化结构上形成封装结构，其中该封装结构覆盖（例如，完全覆盖）钝化结构的在接触电极上的第一边缘。
根据另一实施例，一种制造半导体器件的方法可以包含提供具有第一主表面的半导体本体。有源器件区域可以形成在半导体本体中。边缘终止区域可以形成在半导体本体中，其中边缘终止区域可以至少部分地围绕有源器件区域。例如，边缘终止区域可以完全围绕有源器件区域。接触电极可以形成在第一主表面上，其中接触电极可以电连接至有源器件区域。层间电介质可以形成在边缘终止区域中的第一主表面上，其中，层间电介质可以包含在边缘终止区域上方的第一层间电介质侧表面。保护结构可以形成在边缘终止区域上，其中，保护结构可以覆盖第一层间电介质侧表面。例如，保护结构可以完全覆盖第一层间电介质侧表面。
方法可以应用于制造如关于上面的实施例中的任何或下面结合附图描述的实施例中的任何所描述的半导体器件。在方法和/或半导体器件的至少一些实施例中，以下特征（如果适用）单独或组合地适用：
（i）在半导体本体中形成有源器件区域包含：通过借助于一个或多个离子注入过程经由第一主表面引入掺杂剂来形成igfet的源极区和本体区；
（ii）在半导体本体中形成有源器件区域包含：通过借助于一个或多个离子注入过程经由第一主表面引入掺杂剂来形成二极管的阴极区或阳极区；
（iii）在半导体本体中至少部分地围绕有源器件区域形成边缘终止区域包含：通过借助于一个或多个离子注入过程经由第一主表面引入掺杂剂来形成保护环结构、横向变掺杂结构和结终止延伸结构中的至少一个；
（iv）有源器件区域的半导体区可以与边缘终止区域中的半导体区同时形成；
（v）离子注入过程可以同时在有源器件区域中引入用于本体区的掺杂剂以及在边缘终止区域中引入用于边缘终止结构的掺杂剂；
（vi）形成接触电极包含：金属、金属合金、金属氮化物、金属硅化物中的一种或多种的层沉积，以及在形成钝化结构之前对所沉积的（一个或多个）层进行光刻图案化；
（vii）形成钝化结构包含：通过等离子体增强化学气相沉积来沉积usg、teos氧化物、psg、bsg和bpsg的一个或多个层；
（viii）封装结构和电绝缘聚合物可以通过使用同一光刻掩模同时被图案化；
（ix）钝化结构可以是单层或多层的堆叠；
（x）封装结构可以与接触电极直接接触；
（xi）封装结构可以完全覆盖钝化结构的背对半导体本体和/或接触电极的外表面；
（xii）保护结构可以完全覆盖被定向到半导体本体的最靠近的横向侧表面的第一层间电介质侧表面；
（xiii）保护结构可以包含保护层和形成在保护层上的钝化结构，其中钝化结构和保护层可以通过使用相同的蚀刻掩模被图案化；
（xiv）保护结构可以包含钝化结构和形成在钝化结构上的封装结构，其中封装结构和钝化层可以通过使用相同的蚀刻掩模被图案化；
（xv）保护结构可以包含钝化结构和形成在钝化结构上的封装结构，其中封装结构和钝化层可以通过使用不同的蚀刻掩模被图案化，并且其中封装结构完全覆盖钝化结构的侧表面;
（xvi）在边缘终止结构和半导体本体的横向侧表面之间形成沟道停止区；
（xvii）沟道停止区通过使用用于在有源器件区域中形成源极区的一种、一些或全部离子注入来形成。
将领会到的是，尽管方法在上面和下面被描述为一系列步骤或事件，但是这样的步骤或事件的所描述的次序不要以限制性的意义来解释。而是，除了上面和下面描述的那些次序之外，一些步骤可以按不同的次序发生和/或与其它步骤或事件同时发生。例如，在一些实施例中，可以与形成边缘终止区域的半导体区同时或者在其之前形成边缘终止区域的半导体区。
上面描述的实施例可以按任何方式组合，并且将关于下面描述的示例性图进一步被图示。附图中所图示的导电类型（例如n掺杂和p掺杂）也可以相对于所图示的导电类型反转。
关于上面的实施例描述的功能和结构细节应同样适用于下面的示例性附图。
参照图1的示意性截面图，半导体器件100的实施例包含具有第一主表面104的半导体本体102。
半导体本体102包含有源器件区域106。在有源器件区域106中，可以形成有源器件结构，例如，诸如igfet或igbt的源极区、本体区、本体接触区或者二极管的阴极区或阳极区的半导体区。第一主表面104上的接触电极110电连接至有源器件区域106。
半导体本体102包含部分或完全围绕有源器件区域106的边缘终止区域108（参见图2的示例性平面图）。
边缘终止区域108上的钝化结构112横向延伸至有源器件区域106中并且覆盖接触电极110的边缘114。
半导体器件100进一步包含在钝化结构112上的封装结构116，其中，封装结构116覆盖钝化结构112的在接触电极110上的第一边缘118。
半导体器件100可以是包含作为第一负载电极的在第一主表面104上的接触电极110以及作为第二负载电极的在第二主表面122上的第二接触电极120的垂直半导体器件。
图3的示意性截面图图示根据半导体器件100的另一实施例的mps二极管。半导体器件进一步可选地包含在封装结构116上的电绝缘聚合物124，例如基于聚酰亚胺的材料。
接触电极110的底部部分可以包含肖特基接触金属层，例如ti，其直接邻接有源器件区域106中的n掺杂的半导体本体102以用于形成肖特基结，并且进一步直接邻接有源器件区域106中的p+掺杂的阳极区125以用于形成欧姆接触。
p-掺杂的结终止延伸结构126形成在边缘终止区域中，并且在第一主表面104处邻接钝化结构112。
在图3所图示的实施例中，封装结构116覆盖钝化结构112的第二边缘128。钝化结构112的第二边缘128比钝化结构112的第一边缘118更靠近半导体本体102的横向侧表面130，即具有更小的距半导体本体102的横向侧表面130的横向距离。
在图3所图示的实施例中，在钝化结构112与半导体本体102的横向侧表面130之间的第一横向距离l1小于边缘终止区域108中的结终止延伸结构126与半导体本体102的横向侧表面130之间的第二横向距离l2。因此，结终止延伸结构130的顶表面能够被钝化结构112完全保护。对于一些应用，例如功率模块，也可以省去封装结构116上的电绝缘聚合物124。
在一些实施例中，金属化部可以布置在接触结构上方并且可以电连接至接触结构。金属化部可以布置在封装结构上方。封装结构在其化学组成和/或其对水分和/或离子的渗透性方面可以不同于接触结构上方的金属化部。
参照图4的示意性截面图，图3中图示的mps二极管可以进一步包含在接触电极110和钝化结构112之间的粘合层132。对于一些应用，例如功率模块，也可以省去封装结构116上的电绝缘聚合物124。
参照图5的示意性截面图，半导体器件100可以进一步包含布置在钝化结构112和边缘终止区域108中的第一主表面104之间的层间电介质134。层间电介质134可以包含一个或多个电介质层。例如，一个或多个电介质层中的一些或全部可以用作半导体器件的在半导体本体的其它部分中的功能元件、例如用作有源器件区域106中的栅极电介质或用作栅极沟槽结构上的电介质盖。类似于图4所图示的实施例，图5所图示的半导体器件100可以进一步包含沿接触电极110的边缘114延伸的粘合层132。对于一些应用，例如功率模块，也可以省去封装结构116上的电绝缘聚合物124。
参照基于图3所图示的实施例的图6的示意性截面图，封装结构116可以仅覆盖钝化结构112的第一边缘118，而钝化结构112的第二边缘128可以不被封装结构116和/或电绝缘聚合物124覆盖。因此，例如，钝化结构112的在第二边缘128处的侧表面可以被芯片封装的芯片模制化合物覆盖。
在图7中，边缘终止区域108包含沟道停止区190。沟道停止区190形成在半导体本体102的横向侧表面130与边缘终止结构之间，例如形成在横向侧表面130与结终止延伸结构126之间。沟道停止区190的掺杂剂类型与jte结构126的掺杂剂类型互补。
例如，对于带有在有源器件区域106中的前侧形成的p掺杂的阳极区210的功率半导体二极管以及对于带有n沟道晶体管单元的功率半导体开关，沟道停止区190是n掺杂的。沟道停止区190可以含有在从1018至1019cm-3的范围内的掺杂剂剂量。阳极区210和轻掺杂的漂移区218可以形成功率半导体二极管的pn结。
沟道停止区190可以从第一主表面104延伸至半导体本体102中。沟道停止区190可以与半导体本体102的横向侧表面130接触。半导体本体102的第一主表面104和横向侧表面130可以形成前侧芯片边缘131。沟道停止区190可以沿整个前侧芯片边缘131形成。沟道停止区190可以形成围绕有源器件区域106和边缘终止区域108的内部部分的连续框架。沟道停止区190和漂移区218可以形成单极结。
沟道停止区190的横向延伸d1可以大于聚合物124的外边缘与横向侧表面130之间的距离。换句话说，沟道停止区190的横向延伸d1可以等于或大于第一主表面104的沿前侧芯片边缘131暴露的区段的横向宽度l3。例如，沟道停止区横向延伸d1在从5μm至50μm的范围内。在边缘终止结构（例如，jte结构126）与沟道停止区190之间的横向距离d2可以在从3μm至40μm的范围内，例如，在从5µm到20µm的范围内，以适应横向电场。
图8和图9示出保护结构119，该保护结构119覆盖在边缘终止区域108上方的第一层间电介质侧表面135。保护结构119可以包含钝化结构112和封装结构116。根据另一实施例（未图示），可以不存在封装结构116，并且电绝缘聚合物124可以直接形成在钝化结构112上。根据另外的实施例（未图示），保护结构119可以包含在一侧的、形成在层间电介质134和接触电极110之间的保护层以及在另一侧的保护结构112。
保护结构119或至少保护结构119的与层间电介质134直接接触的子层不含有磷或含有仅作为不想要的杂质的磷。层间电介质134可以包含掺杂剂，例如磷。例如，层间电介质134可以包含psg或bpsg。保护结构119可以是硅酸盐玻璃，例如带有低吸湿性的未掺杂硅玻璃，例如teos-usg。
在图8中，保护结构119的子层依次沉积在图案化的层间电介质134上，并且通过使用图案化的聚合物124作为蚀刻掩模而作为整体被图案化。
在图9中，层间电介质134通过使用第一辅助蚀刻掩模被图案化。钝化层被沉积在图案化的层间电介质134上和接触电极110上。通过使用第二辅助蚀刻掩模对钝化层进行图案化以形成钝化结构112。封装层被沉积在钝化结构112上和接触电极110上。通过使用图案化的聚合物124作为蚀刻掩模来对封装层进行图案化以形成封装结构118。作为结果，钝化结构112覆盖在边缘终止区域108上方的第一层间电介质侧表面135，并且封装结构116覆盖在边缘终止区域108上方的钝化结构112的第一边缘128。可以在第一层间电介质侧表面135和半导体本体102的最靠近的横向侧表面130之间形成沟道停止区190。
图10示出sic-tmosfet（sic沟槽金属氧化物半导体场效应晶体管）的边缘终止区域108。为了简单起见，未图示形成在有源器件区域106中的晶体管单元。
在距第一主表面104的一距离处，在有源器件区域106中形成p掺杂区212，其中，p掺杂区212横向延伸至边缘终止区域108中。在有源器件区域106中，p掺杂区212可以保护栅极结构免受漏极电势的影响。
更重掺杂的p掺杂区214可以在有源器件区域106中从第一主表面104延伸至p掺杂区212。更重掺杂的p掺杂区214可以横向延伸至边缘终止区域108中。
边缘终止区域108包含从第一主表面104延伸至半导体本体102中的p掺杂的jte结构126。jte结构126可以在横向上直接邻接更重掺杂的p掺杂区214。jte结构126可以包含从第一主表面104延伸至jte结构126中的更重p掺杂的保护环127。
在jte结构126与半导体本体102的横向侧表面130之间形成重n掺杂的沟道停止区190。jte结构126与沟道停止区190之间的横向距离d2可以在从5µm至20µm的范围内。沟道停止区190可以沿前侧芯片边缘131延伸并且可以形成连续框架。
层间电介质134覆盖边缘终止区域108中的第一主表面104的一部分。层间电介质134可以是多部分结构或者可以是包含开口的一部分结构。层间电介质134的最靠近横向侧表面130的最外面的侧表面形成第一层间电介质侧表面135。
层间电介质134可以包含厚度在从50nm至200nm（例如90nm至130nm）的范围内的栅极电介质层。栅极电介质层可以是氧化硅层或可以包含氧化硅层。层间电介质134可以包含形成在栅极电介质层上的分离层。分离层可以具有在从400nm至800nm（例如，550nm至700nm）的范围内的厚度。分离层可以是或可以包含掺杂的硅酸盐玻璃，例如磷掺杂的硅酸盐玻璃。
接触电极110形成在有源器件区域106上方。接触电极110可以包含铜部228、铜种子层226、基部224和界面部222。铜部228可以例如包括铜（例如，可以由alcu组成）或可以由铜组成，除了不想要的杂质之外。界面部222可以直接形成在半导体本体102上，并且可以包含例如钛（ti）或氮化钛（tin）、钼（mo）或氮化钼（mon）。基部224可以直接形成在界面层222上，并且可以包含tiw、w、ti、tin、mon。铜种子层226可以直接形成在基部224上。铜部228可以具有至少为5μm的厚度，例如在从10μm至30μm的范围内的厚度。
金属源极配线320可以形成在边缘终止区域106中的第一主表面104上。源极配线320和更重掺杂的p掺杂区214可以形成一个或更多个低电阻欧姆接触。金属栅极配线330可以形成在层间电介质134上、在源极配线320和接触电极110之间。源极配线320可以具有与接触电极110的下部相对应的设置，并且可以包含界面层222、基部224、铜种子层226和铜部228。栅极配线330可以具有与接触电极110的中心部相对应的设置，并且可以包含形成在层间电介质134上的基部224、形成在基部224上的铜种子层226和形成在铜种子层226上的铜部228。
保护结构119完全覆盖第一层间电介质侧表面135、层间电介质顶表面、源极配线320、栅极配线330和接触电极110的侧表面。保护结构119覆盖接触电极110的顶表面的外部。保护结构119可以包含薄保护层111和形成在薄保护层111上的钝化结构112。保护层111可以是带有近似均匀的厚度的高度保形层。钝化结构112可以具有带有近似均匀的厚度的高度保形层结构。
保护结构119覆盖在层间电介质134和横向侧表面130之间的第一主表面104的一部分。沟道停止区190形成在第一主表面104的沿前侧芯片边缘131暴露的区段的下方，并且可以横向延伸至层间电介质134的下方。
尽管本文已经图示和描述了具体实施例，但是本领域的普通技术人员将领会到，在不脱离本发明的范围的情况下，各种替代和/或等同的实现方式可以代替示出和描述的具体实施例。本申请旨在覆盖本文讨论的具体实施例的任何改编或变化。因此，意图的是本发明仅由权利要求及其等同物限制。