一种功率器件及其制作方法与流程

1.本发明属于半导体集成电路制造技术领域，涉及一种功率器件及其制作方法。


背景技术：

2.平面型场控功率器件作为一种重要的功率器件具有很广泛的应用，其具有开关速度快，开关损耗小，输入阻抗高，电压驱动，高频率等优点。雪崩耐量也是这种器件的一个重要的参数，现在电子电路中，对这种器件的雪崩耐量提出了更高的要求。但对平面型场控功率器件(功率vdmos(垂直双扩散金属氧化物半导体晶体管)，功率igbt(绝缘栅双极晶体管))来说，由于其固有寄生的双极晶体管的存在，限制了该种器件的雪崩耐量的提高。不过业界还是通过工艺或器件的设计和改动以提高平面型场控功率器件的雪崩耐量。比如，专利201010611776.9是在不改变器件的阈值电压等特性下，通过增加体区的掺杂浓度，降低串联电阻值来提高器件的雪崩耐量的；专利201811199560.9是通过新的元胞结构设计，来提高器件的雪崩耐量的。
3.因此，如何提供一种新的功率器件及其制作方法，以提高器件的雪崩耐量，增加器件的可靠性，成为本领域技术人员亟待解决的一个重要技术问题。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种功率器件及其制作方法，用于解决现有技术中雪崩电流从元胞区的寄生双极晶体管流过，造成器件的损坏的问题。
5.为实现上述目的及其他相关目的，本发明提供一种功率器件，包括：
6.基板，所述基板包括第一导电类型外延层；
7.第一导电类型阱区，位于所述第一导电类型外延层中，所述第一导电类型阱区的顶面低于所述第一导电类型外延层的顶面，所述第一导电类型阱区的底面高于所述第一导电类型外延层的底面；
8.第一栅极结构与第二栅极结构，位于所述第一导电类型外延层上，所述第一栅极结构自下而上依次包括第一栅介质层与第一栅导电层，所述第二栅极结构自下而上依次包括第二栅介质层与第二栅导电层，所述第一导电类型阱区位于所述第一栅导电层与所述第二栅导电层之间；
9.分立设置的且均为第二导电类型的第一体区、第二体区及第三体区，位于所述第一导电类型外延层中，在所述第一栅导电层指向所述第二栅导电层的方向上，所述第一体区、所述第二体区及所述第三体区依次排列，所述第一体区与所述第二体区分别位于所述第一栅导电层的相对两侧并与所述第一栅导电层在垂直方向上部分交叠，所述第二体区与所述第三体区分别位于所述第二栅导电层的相对两侧并与所述第二栅导电层在垂直方向上部分交叠，所述第二体区的顶面与所述第一导电类型外延层的顶面齐平，所述第二体区的底面位于所述第一导电类型阱区的顶面与底面之间，所述第一导电类型阱区与所述第二
体区构成pn结；
10.第一导电类型的第一源区与第二源区，所述第一源区位于所述第一体区中，所述第二源区位于所述第三体区中。
11.可选地，所述第一导电类型阱区的宽度小于所述第二体区的宽度。
12.可选地，所述第一栅介质层及所述第二栅介质层的材质包括二氧化硅，所述第一栅导电层及所述第二栅导电层的材质包括多晶硅。
13.可选地，所述功率器件还包括位于所述基板中的终端保护结构，所述终端保护结构包围所述功率器件的有源区，所述第一导电类型阱区位于所述有源区中。
14.可选地，所述终端保护结构包括场板及场限环中的至少一种。
15.可选地，所述功率器件还包括绝缘层、多个接触孔、第二导电类型的第一接触区、第二导电类型的第二接触区及导电金属层，所述绝缘层位于所述第一导电类型外延层上并覆盖所述第一栅极结构与所述第二栅极结构，所述接触孔位于所述绝缘层中，所述第一接触区位于所述第一体区中并与所述第一源区接触，所述第二接触区位于所述第三体区中并与所述第二源区接触，所述导电金属层位于所述接触孔中及所述绝缘层上，并与所述第一接触区及所述第二接触区连接。
16.可选地，所述功率器件包括平面栅型vdmos及平面栅型igbt中的任意一种。
17.可选地，所述基板还包括位于所述第一导电类型外延层下方的第一导电类型重掺杂层。
18.可选地，所述第一导电类型为n型，所述第二导电类型为p型，或者所述第一导电类型为p型，所述第二导电类型为n型。
19.本发明还提供一种功率器件的制作方法，包括以下步骤：
20.提供一基板，所述基板包括第一导电类型外延层；
21.形成第一导电类型阱区于所述第一导电类型外延层中，所述第一导电类型阱区的顶面低于所述第一导电类型外延层的顶面，所述第一导电类型阱区的底面高于所述第一导电类型外延层的底面；
22.形成第一栅极结构与第二栅极结构于所述第一导电类型外延层上，所述第一栅极结构自下而上依次包括第一栅介质层与第一栅导电层，所述第二栅极结构自下而上依次包括第二栅介质层与第二栅导电层，所述第一导电类型阱区位于所述第一栅导电层与所述第二栅导电层之间；
23.形成分立设置的且均为第二导电类型的第一体区、第二体区及第三体区于所述第一导电类型外延层中，在所述第一栅导电层指向所述第二栅导电层的方向上，所述第一体区、所述第二体区及所述第三体区依次排列，所述第一体区与所述第二体区分别位于所述第一栅导电层的相对两侧并与所述第一栅导电层在垂直方向上部分交叠，所述第二体区与所述第三体区分别位于所述第二栅导电层的相对两侧并与所述第二栅导电层在垂直方向上部分交叠，所述第二体区的顶面与所述第一导电类型外延层的顶面齐平，所述第二体区的底面位于所述第一导电类型阱区的顶面与底面之间，所述第一导电类型阱区与所述第二体区构成pn结；
24.形成第一导电类型的第一源区于所述第一体区中，形成第一导电类型的第二源区于所述第三体区中。
25.可选地，形成所述第一导电类型阱区包括以下步骤：
26.形成氧化层于所述第一导电类型外延层上；
27.形成光阻层于所述氧化层上；
28.形成开口于所述光阻层中；
29.经由所述开口注入离子于所述第一导电类型外延层的预设深度；
30.进行加热处理以推进注入的离子得到所述第一导电类型阱区。
31.通过离子注入及加热处理形成第一导电类型阱区，离子注入的能量范围是60kev-200kev，离子注入的剂量范围是5e12原子数/cm
2-2e13原子数/cm2，离子注入后加热处理的温度范围是1100℃-1200℃，保温时间范围是100分钟-300分钟。
32.如上所述，本发明的功率器件及其制作方法在有源区形成与所述第一导电类型外延层相同导电类型的深阱，使器件的击穿点改变，避开元胞区固有的寄生双极晶体管区(外延层-体区-源区形成的晶体三极管)，从而使雪崩电流从元胞旁边设计好的泄放通路流过，避免了双极晶体管的开启、正反馈进而发热所造成的器件损伤，大大提高了器件的雪崩耐量，增加了器件的可靠性。
附图说明
33.图1显示为一种示例平面型场控管的剖面图。
34.图2显示为本发明的功率器件的制作方法的工艺流程图。
35.图3显示为本发明的功率器件的制作方法提供一基板的示意图。
36.图4-图5显示为本发明的功率器件的制作方法形成第一导电类型阱区于所述第一导电类型外延层中的示意图。
37.图6显示为本发明的功率器件的制作方法形成第一栅极结构与第二栅极结构于所述第一导电类型外延层上的示意图。
38.图7显示为本发明的功率器件的制作方法形成分立设置的且均为第二导电类型的第一体区、第二体区及第三体区于所述第一导电类型外延层中的示意图。
39.图8显示为本发明的功率器件的制作方法形成第一导电类型的第一源区于所述第一体区中，形成第一导电类型的第二源区于所述第三体区中的示意图。
40.图9显示为本发明的功率器件的制作方法形成覆盖所述第一栅极结构与所述第二栅极结构的绝缘层于所述第一导电类型外延层上的示意图。
41.图10显示为本发明的功率器件的制作方法形成多个接触孔于所述绝缘层中的示意图。
42.图11显示为本发明的功率器件的制作方法经由所述接触孔形成第二导电类型的第一接触区于所述第一体区中并形成第二导电类型的第二接触区于所述第三体区中的示意图。
43.图12显示为本发明的功率器件的制作方法形成导电金属层于所述接触孔中及所述绝缘层上的示意图。
44.图13显示为本发明的功率器件的雪崩电流泄放路径的示意图。
45.元件标号说明
46.101
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n型重掺杂层
47.102
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n型外延层
48.103
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p型体区
49.104
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n型重掺杂源区
50.105
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p型重掺杂接触区
51.106
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栅极结构
52.107
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金属电极层
53.201
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第一导电类型重掺杂层
54.202
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第一导电类型外延层
55.203
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氧化层
56.204
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光阻层
57.205
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开口
58.206
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第一导电类型阱区
59.207
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栅介质层
60.208a
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第一栅导电层
61.208b
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第二栅导电层
62.209a
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第一体区
63.209b
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第二体区
64.209c
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第三体区
65.210a
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第一源区
66.210b
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第二源区
67.211
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绝缘层
68.212
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接触孔
69.213a
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第一接触区
70.213b
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第二接触区
71.214
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导电金属层
具体实施方式
72.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
73.请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
74.如图1所示，显示为一种平面型场控管的剖面图，包括n型重掺杂层101、n型外延层102、p型体区103、n型重掺杂源区104、p型重掺杂接触区105、栅极结构106及金属电极层107。在该结构中，所述n型外延层102、所述p型体区103及所述n型重掺杂源区104构成寄生的双极晶体管，器件的击穿很容易发生在寄生的双极晶体管区。其中，图1中箭头示出了雪
崩电流的路径。由于固有寄生的双极晶体管的存在，限制了该种器件的雪崩耐量的提高。
75.因此，本发明通过新的工艺和器件的设计，在有源区形成一个雪崩电流泻放通道，从而避免雪崩电流从元胞区的寄生双极晶体管流过而造成器件的损坏。下面通过具体的实施例来说明本发明的技术方案。
76.实施例一
77.本实施例中提供一种功率器件的制作方法，请参阅图2，显示为该方法的工艺流程图，包括以下步骤：
78.首先请参阅图3，提供一基板，所述基板包括第一导电类型外延层202。
79.作为示例，所述第一导电类型可以为n型，也可以为p型，当所述第一导电类型为n型时，下述第二导电类型相应为p型，当所述第一导电类型为p型时，下述第二导电类型相应为n型。本实施例中，所述第一导电类型外延层202以n型外延层为例，例如n型硅。
80.作为示例，所述基板还包括位于所述第一导电类型外延层202下方的第一导电类型重掺杂层201。当所述功率器件为平面栅型vdmos(vertical double-diffused metal oxide semiconductor field effect transistor，垂直双扩散金属氧化物半导体场效应晶体管)时，所述第一导电类型外延层202作为漂移区，所述第一导电类型重掺杂层201作为漏区，其背面可进一步形成漏极金属层。当所述功率器件为平面栅型igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)时，所述第一导电类型外延层202作为基区，所述第一导电类型重掺杂层201作为缓冲层，其背面可进一步形成第二导电类型集电区及集电极金属层。
81.接着请参阅图4至图5，形成第一导电类型阱区206于所述第一导电类型外延层202中，所述第一导电类型阱区206的顶面低于所述第一导电类型外延层202的顶面，所述第一导电类型阱区206的底面高于所述第一导电类型外延层202的底面。
82.作为示例，形成所述第一导电类型阱区206包括以下步骤：
83.如图4所示，形成氧化层203于所述第一导电类型外延层202上，形成光阻层204于所述氧化层203上，通过新增加的光刻版并利用光刻、显影等工艺形成开口205于所述光阻层204中；
84.如图5所示，经由所述开口205注入离子于所述第一导电类型外延层202的预设深度，并进行加热处理以推进注入的离子得到所述第一导电类型阱区206。
85.作为示例，离子注入的能量范围是60kev-200kev，离子注入的剂量范围是5e12原子数/cm
2-2e13原子数/cm2，例如1.5e13原子数/cm2，通过调节注入能量和剂量可以调整器件的击穿电压。
86.作为示例，离子注入后加热处理的温度范围是1100℃-1200℃，保温时间范围是100分钟-300分钟，所述加热处理用于对离子的例子进行激活并推进形成需要的深阱。
87.作为示例，在形成所述第一导电类型阱区206之前，还包括形成终端保护结构(未图示)于所述基板中的步骤，所述终端保护结构包围所述功率器件的有源区，所述第一导电类型阱区206位于所述有源区中。
88.作为示例，所述终端保护结构包括场板及场限环中的至少一种。
89.再请参阅图6，形成第一栅极结构与第二栅极结构于所述第一导电类型外延层上，所述第一栅极结构自下而上依次包括第一栅介质层与第一栅导电层208a，所述第二栅极结
构自下而上依次包括第二栅介质层与第二栅导电层208b，所述第一导电类型阱区206位于所述第一栅导电层208a与所述第二栅导电层208b之间。
90.作为示例，形成所述形成第一栅极结构与所述第二栅极结构包括以下步骤：
91.(1)形成栅介质层207于所述第一导电类型外延层上；
92.(2)形成栅导电层于所述栅介质层207上；
93.(3)图形化所述栅导电层以得到所述第一栅导电层208a及所述第二栅导电层208b，所述栅介质层207遮盖于所述第一栅导电层208a下的部分作为所述第一栅介质层，所述栅导电层207遮盖于所述第二栅导电层208b下的部分作为所述第二栅介质层。
94.作为示例，所述第一栅介质层及所述第二栅介质层的材质包括但不限于二氧化硅，所述第一栅导电层及所述第二栅导电层的材质包括但不限于多晶硅。
95.再请参阅图7，形成分立设置的且均为第二导电类型的第一体区209a、第二体区209b及第三体区209c于所述第一导电类型外延层202中，在所述第一栅导电层208a指向所述第二栅导电层208b的方向上，所述第一体区209a、所述第二体区209b及所述第三体区209c依次排列，所述第一体区209a与所述第二体区209b分别位于所述第一栅导电层208a的相对两侧并与所述第一栅导电层208a在垂直方向上部分交叠，所述第二体区209b与所述第三体区209c分别位于所述第二栅导电层208b的相对两侧并与所述第二栅导电层208b在垂直方向上部分交叠，所述第二体区209b的顶面与所述第一导电类型外延层202的顶面齐平，所述第二体区209b的底面位于所述第一导电类型阱区202的顶面与底面之间，所述第一导电类型阱区206与所述第二体区209b构成pn结。
96.再请参阅图8，形成第一导电类型的第一源区210a于所述第一体区209a中，形成第一导电类型的第二源区210b于所述第三体区209c中。
97.作为示例，所述第一导电类型阱区206的宽度小于所述第二体区209b的宽度。
98.作为示例，进一步执行以下步骤：
99.请参阅图9，形成覆盖所述第一栅极结构与所述第二栅极结构的绝缘层211于所述第一导电类型外延层202上；
100.请参阅图10，形成多个接触孔212于所述绝缘层211中；
101.请参阅图11，经由所述接触孔212形成第二导电类型的第一接触区213a于所述第一体区209a中并形成第二导电类型的第二接触区213b于所述第三体区209c中，所述第一接触区213a与所述第一源区210a接触，所述第二接触区213b与所述第二源区210b接触；
102.请参阅图12，形成导电金属层214于所述接触孔212中及所述绝缘层211上。
103.至此，制作得到功率器件，该功率器件适用于平面型vdmos、平面型igbt等分立器件，其中，当所述功率器件为平面栅型vdmos时，所述导电金属层214作为源极金属层。当所述功率器件为平面栅型igbt时，所述第一源区210a及所述第二源区210b作为发射区，所述导电金属层214作为发射极金属层。
104.本实施例的功率器件的制作方法在有源区形成与所述第一导电类型外延层相同导电类型的深阱，使器件的击穿点改变。请参阅图13，显示为所述功率器件的雪崩电流泄放路径(如箭头所示)。
105.应用本发明的工艺和器件设计方法可以使器件的击穿避开元胞区固有的寄生双极晶体管区(外延层-体区-源区形成的晶体三极管)，从而使雪崩电流从元胞旁边设计好的
泄放通路流过，避免了双极晶体管的开启、正反馈进而发热所造成的器件损伤，大大提高了器件的雪崩耐量。
106.实施例二
107.本实施例中提供一种功率器件，请参阅图12，显示为该功率器件的剖面结构示意图，包括基板、第一导电类型阱区206、第一栅极结构、第二栅极结构、分立设置的且均为第二导电类型的第一体区209a、第二体区209b与第三体区209c以及第一导电类型的第一源区210a与第二源区210b，其中，所述基板包括第一导电类型外延层202；所述第一导电类型阱区206位于所述第一导电类型外延层202中，所述第一导电类型阱区206的顶面低于所述第一导电类型外延层202的顶面，所述第一导电类型阱区206的底面高于所述第一导电类型外延层202的底面；所述第一栅极结构与第二栅极结构位于所述第一导电类型外延层202上，所述第一栅极结构自下而上依次包括第一栅介质层与第一栅导电层208a，所述第二栅极结构自下而上依次包括第二栅介质层与第二栅导电层208b，所述第一导电类型阱区206位于所述第一栅导电层208a与所述第二栅导电层208b之间；所述第一体区209a、第二体区209b及第三体区209c位于所述第一导电类型外延层202中，在所述第一栅导电层208a指向所述第二栅导电层208b的方向上，所述第一体区209a、所述第二体区及所述第三体区209c依次排列，所述第一体区209a与所述第二体区209b分别位于所述第一栅导电层208a的相对两侧并与所述第一栅导电层208a在垂直方向上部分交叠，所述第二体区209b与所述第三体区209c分别位于所述第二栅导电层208b的相对两侧并与所述第二栅导电层208b在垂直方向上部分交叠，所述第二体区209b的顶面与所述第一导电类型外延层的顶面齐平，所述第二体区209b的底面位于所述第一导电类型阱区206的顶面与底面之间，所述第一导电类型阱区206与所述第二体区209b构成pn结；所述第一源区210a位于所述第一体区209a中，所述第二源区210b位于所述第三体区209c中。
108.作为示例，所述第一导电类型可以为n型，也可以为p型，当所述第一导电类型为n型时，第二导电类型相应为p型，当所述第一导电类型为p型时，第二导电类型相应为n型。本实施例中，所述第一导电类型外延层202以n型外延层为例，例如n型硅。
109.作为示例，所述第一导电类型阱区206的宽度小于所述第二体区209b的宽度。
110.作为示例，所述第一栅介质层208a及所述第二栅介质层208b的材质包括但不限于二氧化硅，所述第一栅导电层及所述第二栅导电层的材质包括但不限于多晶硅。
111.作为示例，所述功率器件还包括位于所述基板中的终端保护结构，所述终端保护结构包围所述功率器件的有源区，所述第一导电类型阱区206位于所述有源区中。所述终端保护结构包括场板及场限环中的至少一种。
112.作为示例，所述基板还包括位于所述第一导电类型外延层202下方的第一导电类型重掺杂层201。
113.作为示例，所述功率器件还包括绝缘层211、多个接触孔、第二导电类型的第一接触区213a、第二导电类型的第二接触区213b及导电金属层214，所述绝缘层211位于所述第一导电类型外延层202上并覆盖所述第一栅极结构与所述第二栅极结构，所述接触孔位于所述绝缘层211中，所述第一接触区213a位于所述第一体区209a中并与所述第一源区210a接触，所述第二接触区213b位于所述第三体区209c中并与所述第二源区210b接触，所述导电金属层214位于所述接触孔中及所述绝缘层211上，并与所述第一接触区213a及所述第二
接触区213b连接。
114.作为示例，所述功率器件包括但不限于平面栅型vdmos(vertical double-diffused metal oxide semiconductor field effect transistor，垂直双扩散金属氧化物半导体场效应晶体管)、平面栅型igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)等分立器件中的任意一种。当所述功率器件为平面栅型vdmos时，所述第一导电类型外延层202作为漂移区，所述第一导电类型重掺杂层201作为漏区，其背面可进一步形成漏极金属层，所述导电金属层214作为源极金属层。当所述功率器件为平面栅型igbt时，所述第一导电类型外延层202作为基区，所述第一导电类型重掺杂层201作为缓冲层，其背面可进一步形成第二导电类型集电区及集电极金属层，所述第一源区210a及所述第二源区210b作为发射区，所述导电金属层214作为发射极金属层。
115.本实施例的功率器件通过在元胞旁边设计一个雪崩电流泄放通路，使器件的击穿最先发生在该处，避免雪崩电流从元胞区固有的寄生双击晶体管流过而造成器件的损坏，从而提高了该类器件的雪崩耐量，增加了器件的可靠性。
116.综上所述，本发明的功率器件及其制作方法在有源区形成与所述第一导电类型外延层相同导电类型的深阱，使器件的击穿点改变，避开元胞区固有的寄生双极晶体管区(外延层-体区-源区形成的晶体三极管)，从而使雪崩电流从元胞旁边设计好的泄放通路流过，避免了双极晶体管的开启、正反馈进而发热所造成的器件损伤，大大提高了器件的雪崩耐量，增加了器件的可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
117.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。