1.一种集成电路，其特征在于，包括衬底，所述衬底包括至少一个第一域和不同于所述至少一个第一域的至少一个第二域，其中所述衬底包含富陷阱区域，所述富陷阱区域存在于所述至少一个第二域的位置中并且不存在于所述至少一个第一域的位置中。
2.根据权利要求1所述的集成电路，其特征在于，所述至少一个第一域包含至少一个非射频组件，并且所述至少一个第二域包含至少一个射频组件。
3.根据权利要求1所述的集成电路，其特征在于，所述衬底是绝缘体上硅衬底，所述绝缘体上硅衬底在所述至少一个第一域中包括半导体膜、载体衬底的第一部分和位于所述载体衬底的所述第一部分和所述半导体膜之间的掩埋绝缘层，并且所述绝缘体上硅衬底在所述第二域中包括所述载体衬底的第二部分，所述第二部分被所述富陷阱区域覆盖，其中所述半导体膜和所述掩埋绝缘层不延伸到所述至少一个第二域中。
4.根据权利要求3所述的集成电路，其特征在于，所述衬底是完全耗尽的绝缘体上硅衬底，所述半导体膜包括完全耗尽的半导体。
5.根据权利要求3所述的集成电路，其特征在于，所述富陷阱区域包括至少一个堆叠，所述至少一个堆叠包括多晶半导体层以及位于所述衬底的下面部分和所述多晶半导体层之间的界面区，所述界面区具有与所述多晶半导体层的晶体结构不同以及与所述衬底的所述下面部分的晶体结构不同的结构。
6.根据权利要求5所述的集成电路，其特征在于，所述至少一个多晶半导体层具有包括在0.5μm至3μm之间的厚度。
7.根据权利要求5所述的集成电路，其特征在于，所述衬底的所述下面部分是所述载体衬底的所述第二部分。
8.根据权利要求3所述的集成电路，其特征在于，所述载体衬底包括高电阻率衬底。