非易失性存储器件及其制造方法与流程

本公开内容涉及一种存储器件及其制造方法，并且更具体而言，涉及非易失性存储器件及其制造方法。

背景技术：

通过改进工艺技术、电路设计、编程算法和制造过程来将平面存储单元按比例缩放到较小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得有挑战性且昂贵。因此，平面存储单元的存储密度接近上限。

三维(3d)存储架构能够解决平面存储单元中的密度限制。3d存储架构包括存储阵列以及用于控制去往和来自存储阵列的信号的外围器件。随着存储器件的尺寸变得更小，存储阵列与外围器件之间的电学干扰变得严重影响存储器件的操作。

技术实现要素：

在本公开内容中提供了一种非易失性存储器件及其制造方法。布置在第一衬底上的存储阵列通过接合结构与布置在第二衬底上的电路结构电连接。屏蔽结构布置在存储阵列与电路结构之间，并且围绕接合结构。屏蔽结构电连接至电压源，以降低接合结构与电路结构之间的耦合效应和/或电路结构与存储阵列之间的耦合效应。相应地，可以改善非易失性存储器件的操作和/或电性能。

根据本公开内容的实施例，提供了一种非易失性存储器件。所述非易失性存储器件包括第一衬底、第二衬底、存储阵列、电路结构、接合结构和屏蔽结构。第二衬底的第二正面面对第一衬底的第一正面。存储阵列布置在第一衬底上并且布置在第一衬底的第一正面处。电路结构布置在第二衬底上并且布置在第二衬底的第二正面处。接合结构布置在存储阵列与电路结构之间。电路结构通过接合结构与存储阵列电连接。屏蔽结构布置在存储阵列与电路结构之间，并且围绕接合结构。屏蔽结构电连接至电压源。

在一些实施例中，屏蔽结构与接合结构电隔离。

在一些实施例中，电压源包括地电压源或供电电压源。

在一些实施例中，非易失性存储器件进一步包括第一互连结构和第二互连结构。第一互连结构布置在存储阵列与电路结构之间。接合结构通过第一互连结构与存储阵列电连接。第二互连结构布置在电路结构与接合结构之间。接合结构通过第二互连结构与电路结构电连接。

在一些实施例中，非易失性存储器件进一步包括第一层间电介质和第二层间电介质。第一层间电介质覆盖存储阵列，并且第一互连结构布置在第一层间电介质中。第二层间电介质覆盖电路结构，并且第二互连结构布置在第二层间电介质中。接合结构包括第一接合图案和第二接合图案。第一接合图案与第一互连结构电连接。第二接合图案与第二互连结构电连接。第一接合图案接触第二接合图案并且与第二接合图案电连接。

在一些实施例中，屏蔽结构包括第三接合图案和第四接合图案。第三接合图案接触第四接合图案并与第四接合图案电连接。

在一些实施例中，第一接合图案和第三接合图案至少部分地布置在第一层间电介质中，并且第二接合图案和第四接合图案至少部分地布置在第二层间电介质中。

在一些实施例中，第一接合图案与第二接合图案之间的界面与第三接合图案与第四接合图案之间的界面共平面。

在一些实施例中，第一互连结构包括源极线网格，并且接合结构与源极线网格电连接。

在一些实施例中，非易失性存储器件进一步包括布置在存储阵列与电路结构之间的连接结构。连接结构与电路结构电连接，并且屏蔽结构进一步围绕连接结构。

在一些实施例中，非易失性存储器件进一步包括接触焊盘和接触结构。接触焊盘布置在第一衬底的第一背面处。接触结构穿透存储阵列并且与接触焊盘电连接。电路结构通过连接结构和接触结构与接触焊盘电连接。

在一些实施例中，存储阵列包括存储叠层和存储串。存储串中的每一者穿透存储叠层。

根据本公开内容的实施例，提供了一种非易失性存储器件的制造方法。所述制造方法包括下述步骤。在第一衬底上形成存储阵列，并且存储阵列被形成在第一衬底的第一正面处。在第二衬底上形成电路结构，并且电路结构形成在第二衬底的第二正面处。执行接合工艺，从而使具有形成于其上的存储阵列的第一衬底与具有形成于其上的电路结构的第二衬底接合。在接合工艺之后第二衬底的第二正面可以面对第一衬底的第一正面。接合结构位于存储阵列与电路结构之间，电路结构通过接合结构与存储阵列电连接，屏蔽结构位于存储阵列与电路结构之间并且围绕接合结构。屏蔽结构电连接至电压源。

在一些实施例中，接合结构的形成方法包括下述步骤。在接合工艺之前在第一衬底上形成接合结构的第一部分，并且接合结构的第一部分电连接至存储阵列。在接合工艺之前在第二衬底上形成接合结构的第二部分，并且接合结构的第二部分电连接至电路结构。在接合工艺之后接合结构的第一部分接触接合结构的第二部分并与接合结构的第二部分电连接。

在一些实施例中，屏蔽结构的形成方法包括下述步骤。在接合工艺之前在第一衬底上形成屏蔽结构的第一部分。在接合工艺之前在第二衬底上形成屏蔽结构的第二部分。在接合工艺之后屏蔽结构的第一部分接触屏蔽结构的第二部分并与屏蔽结构的第二部分电连接。

在一些实施例中，屏蔽结构与接合结构电隔离。

在一些实施例中，电压源包括地电压源或供电电压源。

在一些实施例中，所述的非易失性存储器件的制造方法进一步包括下述步骤。在接合工艺之前在存储阵列上形成第一互连结构，并且接合结构通过第一互连结构与存储阵列电连接。在接合工艺之前在电路结构上形成第二互连结构，并且接合结构通过第二互连结构与电路结构电连接。

在一些实施例中，第一互连结构包括源极线网格，并且接合结构与源极线网格电连接。

在一些实施例中，所述的非易失性存储器件的制造方法进一步包括下述步骤。在存储阵列与电路结构之间形成连接结构。连接结构与电路结构电连接，并且屏蔽结构进一步围绕连接结构。形成穿透存储阵列的接触结构。在第一衬底的第一背面处形成接触焊盘。电路结构通过连接结构和接触结构与接触焊盘电连接。

本领域技术人员根据所述描述、权利要求和本公开内容的附图能够理解本公开内容的其它方面。

对于本领域技术人员而言，在阅读了下文对通过各幅附图例示的优选实施例的详细描述之后，本发明的这些和其它目标无疑将变得显而易见。

附图说明

被并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且连同描述一起进一步用来解释本公开内容的原理，并且使本领域技术人员能够制造并且使用本公开内容。

图1是根据本公开内容的第一实施例示出非易失性存储器件的示意图。

图2是根据本公开内容的第一实施例示出非易失性存储器件中的接合结构和屏蔽结构的示意图。

图3是根据本公开内容的第二实施例示出非易失性存储器件的示意图。

图4是根据本公开内容的第三实施例示出非易失性存储器件的示意图。

图5是根据本公开内容的第四实施例示出非易失性存储器件的示意图。

图6是根据本公开内容的第五实施例示出非易失性存储器件的示意图。

图7是根据本公开内容的实施例示出非易失性存储器件的制造方法的流程图。

图8是根据本公开内容的实施例示出非易失性存储器件的制造方法中的接合工艺的示意图。

具体实施方式

虽然讨论了特定的配置和排列，但应当理解的是，这是仅出于说明目的而完成的。相关领域技术人员将认识到，其它配置和排列可以被使用而不偏离本公开内容的精神和范围。对相关领域技术人员将是显而易见的，本公开内容也可在各种其它应用中被采用。

要注意的是，在本说明书中对“一个实施例”、“实施例”、“一些实施例”等的提及指示所描述的实施例可以包括特定特征、结构或特性，但不是每个实施例都一定包括所述特定特征、结构或特性。此外，这样的短语不一定指代同一实施例。此外，当结合实施例描述特定特征、结构或特性时，其将是在相关领域技术人员的知识内来结合其它实施例(不管是否被明确描述)来影响这样的特征、结构或特性的。

通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地取决于上下文，如在本文中使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或者可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一个(a)”、“一(an)”和“所述(the)”的术语再次可以被理解为传达单数用法或传达复数用法。此外，再一次地至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达排他的因素集，并且替代地，可以允许不一定被明确描述的额外因素的存在。

将理解的是，尽管第一、第二等术语可以在本文中用于描述各种元件、组件、区域、层和/或区段，但是这些元件、组件、区域、层和/或区段不应当受到这些术语的限制。这些术语只是用来将一个元件、组件、区域、层和/或区段与另一个元件、组件、区域、层和/或区段区分开。因此，下文讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段而不脱离本公开内容的教导。

应当容易理解的是，在本公开内容中的“在…上”、“在…上面”和“在…之上”的含义应当以最广泛的方式被解释，使得“在…上”不仅意指“直接在某物上”，而且还包括在其之间具有中间特征或层的情况下“在某物上”的含义。此外，“在…上面”或“在…之上”不仅意指“在某物上面”或“在某物之上”，而且还可包括它在其之间没有中间特征或层的情况下“在某物上面”或“在某物之上”(即，直接在某物上)的含义。

此外，诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”和诸如此类的空间相对术语，可以在本文中为了易于描述而用于描述如在附图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中描绘的方向以外，空间相对术语旨在涵盖在使用或过程步骤中的设备的不同方向。装置可以以其它方式被定向(旋转90度或在其它方向处)，并且在本文使用的空间相对描述符可以同样相应地被解释。

在下文中使用术语“形成”或术语“布置”来描述将一层材料施加至对象的行为。这样的术语旨在描述任何可能的层形成技术，包括但不限于热生长、溅射、蒸镀、化学气相淀积、外延生长、电镀等。

请参考图1和图2。图1是根据本公开内容的第一实施例示出非易失性存储器件的示意图，以及图2是示出在这一实施例的非易失性存储器中的接合结构和屏蔽结构的示意图。如图1和图2中所示，在这一实施例中提供了非易失性存储器件301。非易失性存储器件301包括第一衬底100、第二衬底200、存储阵列110、电路结构210、接合结构p1和屏蔽结构p2。第一衬底100可以具有第一正面fs1和第一背面bs1，以及第二衬底200可以具有第二正面fs2和第二背面bs2。第一正面fs1和第一背面bs1可以是第一衬底100在垂直方向(诸如，图1所示的第一方向d1)上的正反两面，以及第二正面fs2和第二背面bs2可以是第二衬底200在垂直方向上的正反两面。在一些实施例中，第一方向d1可以被视为第一衬底100的厚度方向和第二衬底200的厚度方向，但不限于此。在非易失性存储器件301中，第二衬底200的第二正面fs2面向第一衬底100的第一正面fs1。存储阵列110被布置在第一衬底100上，并且布置在第一衬底100的第一正面fs1处。电路结构210被布置在第二衬底200上，并且布置在第二衬底200的第二正面fs2处。因此，存储阵列110和电路结构210可以布置在第一衬底100与第二衬底200之间。接合结构p1布置在存储阵列110与电路结构210之间。电路结构210通过接合结构p1与存储阵列110电连接。屏蔽结构p2布置在存储阵列110与电路结构210之间，以及屏蔽结构p2围绕接合结构p1。屏蔽结构p2电连接至电压源vs。换言之，屏蔽结构p2不是电浮置的，并且可以通过电压源vs对屏蔽结构p2偏置，以降低接合结构p1与电路结构210之间的耦合效应和/或电路结构210与存储阵列110之间的耦合效应。相应地，可以改善非易失性存储器件301的操作和/或电性能。

在非易失性存储器件301中，屏蔽结构p2与接合结构p1物理隔开，并且屏蔽结构p2可以与接合结构p1电隔离，以便提供屏蔽效果。在一些实施例中，电压源vs可以包括地电压源(诸如，vss)、供电电压源(诸如，vcc)或者其它适当类型的电压源。因此，可以将屏蔽结构p2偏置到地或者可以通过外部电源或内部电源对屏蔽结构p2偏置。在一些实施例中，屏蔽结构p2可以包括在水平方向(诸如，图3所示的第二方向d2或第三方向d3)上围绕接合结构p1的多个段。所述水平方向可以平行于第一衬底100的表面和/或第二衬底200的表面，但是不限于此。在一些实施例中，屏蔽结构p2的各段可以分别与不同的电压源vs电连接。例如，所述段中的一些段可以电连接至第一电压源vs1，并且所述段中的一些段可以电连接至不同于第一电压源vs1的第二电压源vs2。第一电压源vs1可以是地电压源，以及第二电压源vs可以是供电电压源，但不限于此。在一些实施例中，屏蔽结构p2的所有段也可以电连接至相同的电压源vs。另外地，在采用地和/或电源对屏蔽结构p2进行偏置时，屏蔽结构p2还可以起到类似于池盖(poolcap)的作用，以增强在非易失性存储器件中的电源稳定性。

在一些实施例中，第一衬底100和第二衬底200可以分别包括硅(例如，单晶硅、多晶硅)、硅锗(sige)、氮化硅(sic)、氮化镓(gan)、磷化铟(inp)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或者它们的任何适当组合。在一些实施例中，存储阵列110可以包括存储叠层ms、多个存储串120以及多个缝隙结构130。存储叠层ms可以包括由在第一方向d1上交替堆叠的电介质层112和导电层114构成的交替导电/电介质叠层，但不限于此。电介质层112可以包括氧化硅或者其它适当电介质材料，并且导电层114可以包括导电材料，所述导电材料包括但不限于钨、钴、铜、铝、掺杂硅、多晶硅、硅化物或其任何组合。存储串120中的每一者和缝隙结构130中的每一者可以在第一方向d1上穿透存储叠层ms，并且存储阵列110可以被视为三维存储结构，但不限于此。在一些实施例中，可以应用其它适当存储架构来形成本公开内容的存储阵列110。

在一些实施例中，存储串120中的每一者可以包括nand串或其它适当的垂直存储结构。例如，存储串120中的每一者可以包括外延结构122、存储层124、沟道层126以及导电结构128。外延结构122可以包括半导体材料，诸如硅，但不限于此。存储层124可以是包括隧穿层、储存层(又称为“电荷捕获/储存层”)和阻挡层的复合层，但不限于此。导电结构128可以包括多晶硅或其它适当导电材料。存储串120中的每一者可以具有在第一方向d1上穿透存储叠层ms的圆柱形状(例如，柱形)，并且存储串120中的沟道层126、隧穿层、储存层和阻挡层可以沿径向从柱的中心朝外表面按照这一顺序排列。存储层124中的隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层124中的储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。存储层124中的阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。例如，存储串120中的存储层124可以是氧化物-氮化物-氧化物(ono)结构，但不限于此。缝隙结构130中的每一者可以包括导电材料以及布置在所述导电材料与存储叠层ms之间的电介质层，以及缝隙结构130中的导电材料可以电连接至布置在第一衬底100中的掺杂区132。在一些实施例中，当第一衬底100是p型半导体衬底时，掺杂区132可以是n型掺杂区，掺杂区132可以被视为公共源极区，并且缝隙结构130可以被视为源极接触结构，但不限于此。在一些实施例中，缝隙结构130可以横向地延伸(诸如在水平方向上延伸)，从而将存储叠层ms划分成若干存储块，但不限于此。在一些实施例中，存储阵列110可以进一步包括布置在存储叠层ms上的包覆层116，并且存储串120的每者和缝隙结构130的每者可以进一步穿透所述帽盖层116，但不限于此。包覆层116可以包括氧化物层，诸如，氧化硅层或其它适当绝缘材料。值得指出的是，本公开内容中的存储阵列110不限于图1所示的结构和/或上文描述的结构，而且在本公开内容当中也可以应用其它适当存储阵列架构。

在一些实施例中，电路结构210可以包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考或者所述电路中所需的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。在一些实施例中，电路结构210可以通过cmos技术形成，但不限于此。例如，电路结构210可以包括多个晶体管(诸如，图1所示的第一晶体管212和第二晶体管214)，所述晶体管中的一些晶体管可以布置在第二衬底200上，以及所述晶体管中的一些晶体管(诸如，第二晶体管214)可以布置在第二衬底中的掺杂区202上。在一些实施例中，掺杂区202可以包括掺杂阱，但不限于此。隔离结构204(诸如，浅沟槽隔离)可以布置在第二衬底200中，以限定对应于晶体管的有源区。绝缘层220可以布置在第二衬底200上并且覆盖晶体管，以及接触结构230可以布置在绝缘层220中并且分别电连接至晶体管。值得指出的是，本公开内容中的电路结构210不限于图1所示的结构和/或上文描述的结构，以及也可以在本公开内容中应用电路结构中所需的其它适当组件。

在一些实施例中，非易失性存储器件301可以进一步包括第一层间电介质140、第一互连结构150、第二层间电介质240和第二互连结构250。第一层间电介质140可以布置在第一衬底100的第一正面fs1上，并且覆盖存储阵列110，以及第二层间电介质240可以布置第二衬底200的第二正面fs2上并且覆盖电路结构210。第一互连结构150可以至少部分地布置在第一层间电介质140中，以及第二互连结构250可以至少部分地布置在第二层间电介质240中。在一些实施例中，第一层间电介质140和第二层间电介质240可以分别包括在第一方向d1上堆叠的多个电介质层，并且所述电介质层的材料可以包括氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质材料、它们的任何适当组合或者其它适当电介质材料。在一些实施例中，第一互连结构150可以包括在第一方向d1上交替布置的导电层(诸如图1所示的导电层m11和导电层m12)和连接插塞(诸如图1所示的连接插塞v11、连接插塞v13、和连接插塞v14)，并且第二互连结构250也可以包括在第一方向d1上交替布置的导电层(诸如图1所示的导电层m21、导电层m22和导电层m23)和连接插塞(诸如图1所示的连接插塞v21、连接插塞v22和连接插塞v23)，但不限于此。第一互连结构150和第二互连结构250中的导电层和连接插塞可以分别包括低电阻率材料和围绕低电阻率材料的势垒层，但不限于此。上文提及的低电阻率材料可以包括具有相对较低的电阻率的材料，诸如铜、铝和钨，并且上文提及的势垒层可以包括氮化钛、氮化钽或者其它适当势垒材料，但不限于此。第一互连结构150可以布置在存储阵列110与接合结构p1之间，并且接合结构p1可以通过第一互连结构150与存储阵列110电连接。第二互连结构250可以布置在电路结构210与接合结构p1之间，并且接合结构p1可以通过第二互连结构250与电路结构210电连接。

在一些实施例中，具有形成于其上的存储阵列110的第一衬底100和具有形成于其上的电路结构210的第二衬底200可以通过布置在第一衬底100上的第一接合层160和布置在第二衬底200上的第二接合层相互结合。第一接合层160可以包括多个接合图案(诸如图1所示的第一接合图案162和第三接合图案164)以及布置在所述接合图案之间的、用于使所述接合图案相互电隔离的电介质材料，以及第二接合层260可以包括多个接合图案(诸如图1所示的第二接合图案262和第四接合图案264)布置在所述接合图案之间的、用于使所述接合图案相互电隔离的电介质材料。在一些实施例中，第一接合层160中的电介质材料可以被视为第一层间电介质140的最顶上部分，以及第二接合层260中的电介质材料可以被视为第二层间电介质240的最顶上部分，但不限于此。第一接合层160和第二接合层260中的电介质材料可以包括氧化硅、氮化硅、氮氧化硅、低k电介质材料、它们的任何组合或者其它适当电介质材料。第一接合层160和第二接合层260中的接合图案可以包括导电材料，诸如钨、钴、铜、铝、硅化物、它们的任何组合或者其它适当导电材料。

在一些实施例中，具有形成于其上的存储阵列110的第一衬底100和具有形成于其上的电路结构210的第二衬底200可以通过诸如金属/电介质混合接合方法的直接接合方法相互结合，但不限于此。在金属/电介质混合接合方法中，第一接合层160中的接合图案可以直接接触第二接合层260中的接合图案，并且第一接合层160中的电介质材料可以直接接触第二接合层260中的电介质材料，而不使用额外的粘合剂层。然而，在一些实施例中，第一接合层160可以通过粘合剂层(未示出)接合至第二接合层260，或者第一接合层160中的电介质材料和第二接合层260中的电介质材料可以是粘合剂。在一些实施例中，接合结构p1可以包括第一接合层160的部分和/或第二接合层260的部分，并且屏蔽结构p2可以包括第一接合层160的另一部分和/或第二接合层260的另一部分。

例如，在一些实施例中，接合结构p1可以包括处于第一接合层160中的第一接合图案162以及处于第二接合层260中的第二接合图案262，以及屏蔽结构p2可以包括处于第一接合层160中的第三接合图案164以及处于第二接合层260中的第四接合图案264，但不限于此。第一接合图案162可以与第一互连结构150电连接，以及第二接合图案262可以与第二互连结构250电连接。第一接合图案162可以直接接触第二接合图案262并与之电连接，以及电路结构210可以相应地通过第二互连结构250、接合结构p1和第一互连结构150与存储阵列110电连接。第三接合图案164可以直接接触第四接合图案264并与之电连接。在一些实施例中，第三接合图案164可以通过第二互连结构250电连接至电路结构210中的内部电源，和/或可以通过第一互连结构150和其它连接结构电连接至外部电源，但不限于此。在一些实施例中，第一接合图案162和第三接合图案164可以至少部分地布置在第一层间电介质140中，以及第二接合图案262和第四接合图案264可以至少部分地布置在第二层间电介质240中，但不限于此。当第一衬底100和第二衬底200通过上文描述的直接接合方法相互结合时，第一接合图案162与第二接合图案262之间的界面可以基本上与第三接合图案164与第四接合图案264之间的界面共平面，但不限于此。在一些实施例中，屏蔽结构p2可以进一步包括第一互连结构150的部分(诸如，连接插塞v13)和/或第二互连结构250的部分(诸如，连接插塞v23)。

在一些实施例中，第一互连结构150可以包括与上文描述的存储串120中的至少一些存储串120电连接的位线bl以及电连接至上文描述的缝隙结构130中的至少一些缝隙结构130的源极线网格sl，但不限于此。在一些实施例中，接合结构p1可以与源极线网格sl电连接，以及电路结构210可以相应地经由第二互连结构250、接合结构p1、源极线网格sl和缝隙结构130将公共源极电压传输至掺杂区132。屏蔽结构p2可以用于在较高电压被施加至源极线网格sl时和/或在施加至源极线网格sl的电压变化时降低源极线网格sl与电路结构210之间的耦合效应。然而，本公开内容不限于上文描述的条件。在一些实施例中，电路结构210可以通过接合结构p1电连接至存储阵列110的其它部分，并且屏蔽结构p2可以围绕接合结构p1，以降低耦合效应。

下文的描述将详细阐述本公开内容的不同实施例。为了简化描述，采用等同的符号标记下述实施例中的每个实施例中的等同组件。为了使实施例之间的差异更易于理解，下文的描述将详细阐述不同实施例之间的相异之处，并且将不再重复描述等同的特征。

请参考图3。图3是根据本公开内容的第二实施例示出非易失性存储器件302的示意图。如图3所示，在存储器件302中，接合结构p1可以与位线bl电连接，并且电路结构210可以相应地经由第二互连结构250、接合结构p1和第一互连结构150(诸如图3所示的连接插塞v13、导电层m12、连接插塞v12、位线bl和连接插塞v11)电连接至存储串120。在一些实施例中，所述非易失性存储器件可以包括分别与存储阵列110的不同部分电连接并且相互隔开的多个接合结构p1，所述屏蔽结构p2可以在水平方向上围绕接合结构p1中的每一者。例如，接合结构p1中的一些接合结构p1可以与字线(未示出)电连接，并且电路结构210可以经由接合结构p1和字线电连接至存储叠层ms中的导电层。

请参考图4。图4是根据本公开内容的第三实施例示出非易失性存储器件303的示意图。如图4所示，非易失性存储器件303可以包括布置在存储阵列110与电路结构210之间的连接结构p3。连接结构p3可以与电路结构210电连接，并且屏蔽结构p2可以在水平方向上围绕连接结构p3和接合结构p1。在一些实施例中，连接结构p3可以包括处于第一接合层160中的第五接合图案166以及处于第二接合层260中的第六接合图案266，但不限于此。第五接合图案266可以与第一互连结构150电连接，以及第六接合图案266可以与第二互连结构250电连接。第五接合图案166可以直接接触第六接合图案266并且与之电连接。在一些实施例中，非易失性存储器件303可以进一步包括接触焊盘(诸如，图4所示的第一接触焊盘174)、接触结构(诸如，图4所示的第一接触结构t1)、绝缘区105、绝缘层(诸如图4所示的绝缘层182和绝缘层184)、过衬底接触结构172和开口186。绝缘层182、绝缘层184和第一接触焊盘174可以布置在第一衬底100的第一背面bs1处，并且第一接触焊盘174可以布置在绝缘层182中，但不限于此。绝缘区105可以布置在第一衬底100内，并且过衬底接触结构172可以穿透绝缘区105以及在第一接触焊盘174与第一衬底100之间的绝缘层182，从而与第一接触焊盘174连接。第一接触结构t1可以穿透存储阵列110并且通过过衬底接触结构172与第一接触焊盘电连接。开口186可以穿透在第一接触焊盘174之上的绝缘层184和绝缘层182，从而暴露第一接触焊盘174的部分。因此，电路结构210可以通过第二互连结构250、连接结构p3、第一互连结构150、第一接触结构t1和过衬底接触结构172与第一接触焊盘174电连接，但不限于此。在一些实施例中，第一接触结构t1可以包括导电材料136，并且绝缘层134可以布置在导电材料136与存储叠层ms之间，从而使第一接触结构t1与存储叠层ms绝缘，但不限于此。绝缘层134、绝缘层182、绝缘层184和绝缘区105可以包括氧化硅、氮化硅、氮氧化硅或者其它适当绝缘材料。在一些实施例中，绝缘层184的材料成分可以不同于绝缘层182的材料成分，以及在形成开口186的过程中，绝缘层184可以被视为硬掩模层，但不限于此。导电材料136、过衬底接触结构172和第一接触焊盘174可以包括导电材料，诸如钨、钴、铜、铝、它们的任何组合或者其它适当导电材料。值得注意的是，布置在第一衬底100的第一背面bs1处的第一接触结构t1和第一接触焊盘174也可以应用于本公开内容的其它实施例。

请参考图5。图5是根据本公开内容的第四实施例示出非易失性存储器件304的示意图。如图5所示，非易失性存储器件304可以进一步包括第一接触结构t1、绝缘区205、第二接触焊盘274、绝缘层282、绝缘层284和开口286。绝缘层282、绝缘层284和第二接触焊盘274可以布置在第二衬底200的第二背面bs2处，并且第二接触焊盘274可以布置在绝缘层282中，但不限于此。绝缘层205可以布置在第二衬底200中，并且开口286可以穿透在第二接触焊盘274之上的绝缘层284和绝缘层282，从而暴露第二接触焊盘274的部分。这一实施例中的第一接触结构t1可以穿透第二层间电介质240的部分、绝缘层220、绝缘区205、以及布置在第二接触焊盘274与第二衬底200之间的绝缘层282的部分，从而与第二接触焊盘274和第二互连结构250的部分(诸如，导电层m22)电连接。因此，电路结构210可以通过第二互连结构250和第一接触结构t1与第二接触焊盘274电连接，但不限于此。在一些实施例中，绝缘层282、绝缘层284和绝缘区205可以包括氧化硅、氮化硅、氮氧化硅或者其它适当绝缘材料。在一些实施例中，绝缘层284的材料成分可以不同于绝缘层282的材料成分，以及在形成开口286的过程中，绝缘层284可以被视为硬掩模层，但不限于此。第二接触焊盘274可以包括导电材料，诸如钨、钴、铜、铝、它们的任何组合或者其它适当导电材料。值得注意的是，布置在第二衬底200的第二背面bs2处的第一接触结构t1和第二接触焊盘274也可以应用于本公开内容的其它实施例。

请参考图6和图4。图6是根据本公开内容的第五实施例示出非易失性存储器件305的示意图。在一些实施例中，图6和图4可以被视为说明同一非易失性存储器件的不同部分的示意图，但不限于此。如图6所示，非易失性存储器件305可以进一步包括穿透存储叠层ms的第二第一接触结构t2，以及屏蔽结构p2可以通过第一互连结构150、第二第一接触结构t2和过衬底接触结构172与第一接触焊盘174电连接，但不限于此。换言之，屏蔽结构p2可以通过布置在第一衬底100的第一背面bs1处的第一接触焊盘174与外部电源电连接。

请参考图7、图8、图1和图2。图7是根据本公开内容的实施例示出非易失性存储器件的制造方法的流程图。图8是示出在这一实施例中的非易失性存储器件的制造方法当中的接合过程的示意图，以及图1被视为在继图8之后的步骤中的示意图。如图7、图8、图1和图2所示，这一实施例中的非易失性存储器件的制造方法可以包括但不限于下述步骤。在步骤410中，可以在第一衬底100上形成存储阵列110，并且可以在第一衬底100的第一正面fs1处形成存储阵列110。在步骤420中，可以在第二衬底200上形成电路结构210，并且可以在第二衬底200的第二正面fs2处形成电路结构210。在步骤430中，执行接合工艺，从而使具有形成于其上的存储阵列110的第一衬底100与具有形成于其上的电路结构210的第二衬底200接合。在接合工艺期间和之后第二衬底200的第二正面fs2可以面对第一衬底100的第一正面fs1。接合结构p1可以在第一方向d1上位于存储阵列110与电路结构210之间，电路结构210可以通过接合结构p1与存储阵列110电连接，以及屏蔽结构p2可以位于存储阵列110与电路结构210之间并且围绕接合结构p1。所述屏蔽结构可以电连接至电压源vs。在一些实施例中，在所述接合工艺之前可以在第一衬底100和第二衬底200上形成其它所需的组件。例如，在步骤430之前可以执行步骤412和步骤422，但不限于此。在步骤412中，可以在所述接合工艺之前在存储阵列110上形成第一互连结构150，并且接合结构p1可以通过第一互连结构150与存储阵列110电连接。在步骤422中，可以在所述接合工艺之前在电路结构210上形成第二互连结构250，并且接合结构p1可以通过第二互连结构250与电路结构210电连接。

如图7、图8和图1所示，接合结构p1的形成方法可以包括但不限于下述步骤。可以在所述接合工艺之前在第一衬底100上形成接合结构p1的第一部分(诸如第一接合图案162)，并且接合结构p1的第一部分可以通过第一互连结构150电连接至存储阵列110。可以在所述接合工艺之前在第二衬底200上形成接合结构p1的第二部分(诸如第二接合图案262)，并且接合结构p1的第二部分可以通过第二互连结构250电连接至电路结构210。当所述接合工艺是直接接合工艺(诸如金属/电介质混合接合工艺)时，接合结构p1的第一部分(诸如第一接合图案162)可以在所述接合工艺之后接触接合结构p1的第二部分(诸如第二接合图案162)并与之电连接。

如图7、图8和图1所示，屏蔽结构p2的形成方法可以包括但不限于下述步骤。可以在所述接合工艺之前在第一衬底100上形成屏蔽结构p2的第一部分(诸如第三接合图案164)。可以在所述接合工艺之前在第二衬底200上形成屏蔽结构p2的第二部分(诸如第四接合图案264)。当所述接合工艺是直接接合工艺(诸如金属/电介质混合接合工艺)时，在所述接合工艺之后屏蔽结构p2的第一部分(诸如第三接合图案164)可以接触屏蔽结构p2的第二部分(诸如第四接合图案264)并与之电连接。换言之，可以在上文描述的接合工艺之后形成第一层间电介质140、第一互连结构150、第一接合层160、第二层间电介质240、第二互连结构250和第二接合层260。

请参考图7和图4。如图7和图4所示，在一些实施例中，可以在所述接合工艺之后执行步骤440。在步骤440中，可以在所述接合工艺之后在第一衬底100的第一背面bs1处形成接触焊盘(诸如第一接触焊盘174)。在一些实施例中，可以在形成绝缘层182的步骤之前从第一衬底100的第一背面bs1对第一衬底100执行薄化工艺，以降低第一衬底100的厚度，但不限于此。在一些实施例中，可以在所述接合工艺之前形成绝缘区105和第一接触结构t1，并且可以在所述接合工艺之后形成过衬底接触结构172、第一接触焊盘174、绝缘层182、绝缘层184和开口186，但不限于此。此外，可以在存储阵列110与电路结构210之间形成连接结构p3。连接结构p3可以与电路结构210电连接，并且屏蔽结构p2可以在水平方向上围绕连接结构p3和接合结构p1。第一接触结构t1可以被形成为穿透存储阵列110。可以在第一衬底100的第一背面bs1处形成第一接触焊盘174。电路结构210可以通过第二互连结构250、连接结构p3、第一接触结构t1和过衬底接触结构172与第一接触焊盘174电连接，但不限于此。

请参考图7和图5。如图7和图5所示，在一些实施例中，可以在所述接合工艺之后执行步骤440。在步骤440中，在所述接合工艺之后可以在第二衬底200的第二背面bs2处形成接触焊盘(诸如第二接触焊盘274)。在一些实施例中，可以在形成绝缘层282的步骤之前从第二衬底200的第二背面bs2对第二衬底200执行薄化工艺，以降低第二衬底100的厚度，但不限于此。在一些实施例中，可以在所述接合工艺之前形成绝缘区205，并且可以在所述接合工艺之后形成第一接触结构t1、第二接触焊盘274、绝缘层282、绝缘层284和开口286，但不限于此。

为了总结上文的描述，在根据本公开内容的非易失性存储器件及其制造方法中，布置在第一衬底上的存储阵列可以通过接合结构与布置在第二衬底上的电路结构电连接。屏蔽结构可以布置在存储阵列与电路结构之间，并且围绕接合结构。屏蔽结构可以电连接至电压源，以降低接合结构与电路结构之间的耦合效应、电路结构与存储阵列之间的耦合效应和/或非易失性存储器件内的其它耦合效应。相应地，可以改善非易失性存储器件的操作和/或电性能。此外，通过布置本公开内容中的屏蔽结构，可以相对降低层间电介质的厚度，并且这将有利于非易失性存储器件的制造工艺。

本领域技术人员将容易地发现在遵循本发明的教导的同时可以对所述器件和方法做出很多修改和变更。相应地，应当将上文的公开内容视为仅由所附权利要求的划定范围来限定。