集成电路的制作方法

1.本公开一般地涉及集成电路。


背景技术：

2.esd事件产生极高的电压并导致短持续时间的高电流脉冲，这会损坏集成电路器件。对于集成电路器件的esd保护设计，业界已经实现了两级esd保护电路，包括例如esd首级防护电路和受害器件。然而，在esd首级防护电路导通之前，由于esd首级防护电路的高快速开启电压，受害器件可能会被损坏。


技术实现要素：

3.根据本公开的一个实施例，提供了一种集成电路，包括：上拉电路，耦合在焊盘和第一电压端子之间；静电放电(esd)首级防护电路，包括耦合至所述焊盘和所述上拉电路的第一端子，以及耦合至与所述第一电压端子不同的第二电压端子的第二端子；以及下拉电路，包括耦合至所述焊盘、所述esd首级防护电路和所述上拉电路的第一端子，以及耦合至所述第二电压端子的第二端子，其中，所述下拉电路包括第一导电类型的至少一个第一晶体管，所述至少一个第一晶体管的第一端子耦合至所述下拉电路的第一端子；其中，所述至少一个第一晶体管的击穿电压大于所述esd首级防护电路的触发电压。
4.根据本公开的另一实施例，提供了一种集成电路，包括：电阻结构，耦合在第一电压端子和焊盘之间；第一有源区域，耦合到所述焊盘和所述电阻结构；第二有源区域，耦合在所述第一有源区域和第二电压端子之间，所述第二电压端子不同于所述第一电压端子；第一类型的第三有源区域，耦合到所述焊盘和所述第一有源区域；以及所述第一类型的第四有源区域，耦合在所述第三有源区域和所述第二电压端子之间，其中，所述第三有源区域的宽度大于所述第四有源区域的宽度；其中，所述第一有源区域和所述第二有源区域被包括在用作第一晶体管的结构中，并且所述第三有源区域和所述第四有源区域被包括在用作第二晶体管的结构中；其中，所述第二晶体管被配置为在所述第一晶体管截止时释放从所述焊盘注入的静电电荷。
5.根据本公开的又一实施例，提供了一种操作集成电路的方法，包括：通过第一有源区域和第二有源区域将静电电荷从焊盘释放到第一电压端子，所述第一有源区域耦合到所述焊盘，所述第二有源区域耦合在所述第一有源区域和所述第一电压端子之间；其中，所述第一有源区域和所述第二有源区域的导电类型相同并且宽度彼此不同，并且所述第一有源区域和所述第二有源区域被包括在具有第一击穿电压的第一晶体管中；以及通过esd首级防护电路释放所述静电电荷，所述esd首级防护电路具有与所述第一有源区域相耦合的第一端子以及与所述第一电压端子相耦合的第二端子，其中，所述esd首级防护电路的触发电压低于所述第一击穿电压。
附图说明
6.在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
7.图1是根据一些实施例的集成电路的一部分的框图。
8.图2a是根据一些实施例的与图1的集成电路相对应的集成电路的一部分的等效电路。
9.图2b是根据一些实施例的图2a中的集成电路的一部分的平面视图中的布局图。
10.图3a是根据各种实施例的与图1的集成电路相对应的集成电路的一部分的等效电路。
11.图3b是根据一些实施例的图3a中的集成电路的一部分的平面视图中的布局图。
12.图3c是根据另一些实施例的图3a中的集成电路的一部分的平面视图中的布局图。
13.图4a是根据一些实施例的与图1的集成电路相对应的集成电路的一部分的等效电路。
14.图4b是根据一些实施例的图4a中的集成电路的一部分的平面视图中的布局图。
15.图5a是根据一些实施例的与图1的集成电路相对应的集成电路的一部分的等效电路。
16.图5b是根据一些实施例的图5a中的集成电路的一部分的平面视图中的布局图。
17.图6是根据一些实施例的操作集成电路的方法的流程图。
18.图7是根据本公开的一些实施例的用于设计集成电路布局设计的系统的框图。
19.图8是根据一些实施例的集成电路制造系统以及与其相关联的集成电路制造流程的框图。
具体实施方式
20.下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
21.在本说明书中使用的术语通常具有在本领域和在使用每个术语的特定上下文中的普通含义。本说明书对示例的使用(包括本文讨论的任何术语的示例)仅是说明性的，绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
22.尽管术语“第一”、“第二”等在本文中可用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项的任何和所有组合。
23.现在参考图1。图1是根据各种实施例的集成电路100的一部分的框图。为了说明，集成电路100包括焊盘(pad)110、上拉电路120、下拉电路130和静电放电(esd)首级防护电路140。焊盘110耦合到上拉电路120的端子、下拉电路130的端子和esd首级防护电路140的端子。上拉电路120的另一端子耦合到被配置为接收电源电压vddio(以下段落中也将被称为“电压端子vddio”)的电压端子。下拉电路130的端子耦合至上拉电路120的端子和esd首级防护电路140的端子，并且下拉电路130的另一端子耦合到被配置为接收电源电压vss(以下段落中也将被称为“电压端子vss”)的电压端子。esd首级防护电路140的端子耦合至上拉电路120的端子和下拉电路130的端子，并且esd首级防护电路140的另一端子耦合至下拉电路130的另一端子和电压端子vss。在一些实施例中，集成电路100利用有效的释放路径来提供esd保护以绕过任何esd应力。例如，集成电路100保护内部电路(未示出)不被人体模型(hbm)、充电装置模型(cdm)和机器模型(mm)中的不期望的和不可预测的静电放电事件损坏。出于说明的目的给出了图1所示的集成电路100。各种等效的esd保护电路在本公开的预期范围内。例如，在一些实施例中，跟踪器电路与上拉电路120和/或下拉电路130相耦合，并且被配置为在普通操作模式下控制上拉电路120和下拉电路130。
24.在一些实施例中，在esd事件期间，例如，下拉电路130钳制esd事件中由静电电荷感应的电压，并且在esd首级防护电路140尚未导通时，来自焊盘110的esd电流的一部分通过下拉电路130分流到电压端子vss。随着esd电流的增加，esd首级防护电路140的两个端子上的电压增加，并且进一步达到触发电压，该触发电压被配置为导通esd首级防护电路140。因此，esd首级防护电路140导通以使esd电流的一部分从焊盘110释放到电压端子vss。
25.现在参考图2a。图2a是根据一些实施例的与图1的集成电路100相对应的集成电路200的一部分的等效电路。集成电路200包括焊盘210和晶体管220-240。相对于例如图1的焊盘110配置焊盘210。相对于例如图1的上拉电路120配置晶体管220。相对于例如图1的下拉电路130配置晶体管230。相对于例如图1的esd首级防护电路140配置晶体管240。在一些实施例中，晶体管230与晶体管240基本相同。
26.为了说明，在一些实施例中，晶体管220的端子耦合到电压端子vddio，并且晶体管220的另一端子耦合到焊盘210。晶体管230的端子耦合到焊盘210，并且晶体管230的另一端子耦合到电压端子vss。晶体管240的端子耦合到焊盘210，并且晶体管240的另一端子耦合到电压端子vss。
27.在一些实施例中，晶体管220是第一导电类型(即p型)晶体管，并且晶体管230和240是第二导电类型(即n型)晶体管。
28.在一些实施例中，晶体管230的击穿电压大于例如作为图2a的esd首级防护电路的晶体管240的触发电压。在替代实施例中，晶体管230的击穿电压的绝对值是晶体管220的击穿电压的绝对值的n倍，其中n大于约2。晶体管220-240的配置的细节将在以下段落中讨论。
29.出于说明性目的给出了集成电路200。集成电路200的各种实施方式在本公开的预期范围内。例如，在一些实施例中，集成电路200包括并联耦合以用作晶体管220的多个p型晶体管，和/或并联耦合以用作晶体管230和/或晶体管240的多个n型晶体管。
30.现在参考图2b。图2b是根据一些实施例的图2a中的集成电路200的一部分的平面视图中的布局图。为了说明，集成电路200包括衬底p_sub、第二导电类型(即n型)的阱区域nw、栅极221a-221c、231a-231c、241a-241c、有源区域222a、222b、232a、232b、242a、242b、以
及导电段251a-251g。在一些实施例中，栅极221a-221c以及有源区域222a、222b设置在阱区域nw中。栅极231a-231c、241a-241c以及有源区域232a、232b、242a和242b设置在衬底p_sub上。导电段251a-251g例如布置在栅极221a-221c、231a-231c、241a-241c和有源区域222a、222b、232a、232b、242a、242b上方。
31.为了说明，栅极221a-221c以及导电段251a-251b和251c一起对应于晶体管220。栅极231a-231c以及导电段251c、251d和251e一起对应于晶体管230。栅极241a-241c以及导电段251c、251f和251g一起对应于晶体管240。在这样的实施例中，晶体管220-240共享导电段251c，其对应于如图2a所示的通过导电段251c耦合到焊盘210的晶体管220-240。
32.为进一步说明图2b，导电段251a对应于晶体管220的源极端子。栅极221b和导电段251b一起对应于晶体管220的栅极端子。导电段251c对应于晶体管220的漏极端子。导电段251c还对应于晶体管230的漏极端子。栅极231b和导电段251d一起对应于晶体管230的栅极端子。导电段251e对应于晶体管230的源极端子。导电段251c进一步对应于晶体管240的漏极端子。栅极241b和导电段251f一起对应于晶体管240的栅极端子。导电段251g对应于晶体管240的源极端子。
33.在一些实施例中，栅极221a、221c、231a、231c、241a和241c被称为虚设栅极，其中在一些实施例中，“虚设”栅极被称为未被电连接为mos器件的栅极，在电路中没有任何功能。
34.有源区域222a通过导电段251a耦合到电压端子vddio。有源区域222b通过导电段251c耦合到有源区域232a和242a。有源区域232b通过导电段251e耦合到电压端子vss。有源区域242b通过导电段251g耦合到电压端子vss。
35.继续参考图2b，为了说明，有源区域232a的宽度大于有源区域232b的宽度，并且还大于有源区域222a、222b和242b的宽度。在一些实施例中，有源区域232a的宽度基本上等于有源区域242a的宽度。在替代实施例中，有源区域232a的宽度是有源区域232b、222a、222b和242b的宽度的约5倍至约6倍。
36.利用图2b的配置，在一些实施例中，有源区域232a被配置用于形成晶体管230，而导电段251c对应于耦合到焊盘210的晶体管230的漏极端子。在这样的实施例中，与一些方法相比，晶体管230(具有耦合到焊盘210的较宽宽度的有源区域232a以接收esd电流)得到增加的并且更大的漏极镇流以提高esd性能。因此，当esd事件发生时，作为图1的下拉电路130的晶体管230能够承受较大的esd电流。
37.在一些方法中，与图2a中的晶体管230相关联的下拉电路包括具有耦合到焊盘以接收esd电流的有源区域的晶体管，其中，有源区域的宽度等于耦合到电源电压(例如，电压端子vddio和/或vss)的其他普通有源区域的宽度。因此，上述晶体管具有典型的击穿电压。此外，下拉电路耦合到与图2a中的晶体管240相关联的esd首级防护电路。然而，在一些方法中，esd首级防护电路的触发电压大于包括在下拉电路中的晶体管的击穿电压。因此，当跨下拉电路和esd首级防护电路的电压(由esd事件引起)增加并且达到包括在下拉电路中的晶体管的击穿电压而没有达到esd首级防护电路的触发电压时，在esd首级防护电路导通以释放esd电流之前，包括在下拉电路中的晶体管被esd电流损坏。
38.与上述方法相比，利用如上文在图2a-图2b的实施例中所讨论的配置，晶体管230的击穿电压可以增加，并且例如为上述方法中的击穿电压的约2至3倍。
39.出于说明性目的给出了图2a-图2b的集成电路200。集成电路200的各种实施方式在本公开的预期范围内。例如，在一些实施例中，有源区域222b的宽度等于有源区域232a的宽度，而有源区域222a的宽度等于有源区域232b的宽度。
40.在一些实施例中，晶体管的耦合到焊盘的有源区域的宽度被选择为使得晶体管的击穿电压增加并且大于esd首级防护电路的触发电压。有源区域的最佳宽度由esd性能、泄漏电流和布局面积来权衡。
41.现在参考图3a。图3a是根据各种实施例的与图1的集成电路100相对应的集成电路300的一部分的等效电路。关于图3a的实施例，与图2a中的元件相同的元件被指定相同的附图标记以易于理解。为了简洁起见，在此省略了以上段落中已经详细讨论的相似元件的具体操作，除非需要引入与图3a所示的元件的协作关系。
42.与图2a的集成电路200相比，集成电路300还包括晶体管220a-220c、230a-230c和240a-240b。晶体管220a-220b相对于例如图2a的晶体管220被配置，并且被配置为用作图1的上拉电路120。晶体管230a相对于例如图2a的晶体管230被配置，并且晶体管230a-230c被配置为用作图1的下拉电路130。晶体管240a相对于例如图2a的晶体管240被配置，并且晶体管240a-240b被配置为用作图1的esd首级防护电路140。
43.为了说明，晶体管220a-220c串联耦合在电压端子vddio和焊盘210之间。晶体管230b-230c串联耦合到晶体管230a的端子和电压端子vss，而晶体管230a的另一端子耦合到焊盘210。晶体管240b串联耦合到晶体管240a的端子和电压端子vss，而晶体管240a的另一端子耦合到焊盘210。晶体管240b的控制端子被耦合到电压端子240b。
44.在一些实施例中，晶体管220a-220c是第一导电类型(即p型)晶体管，并且晶体管230a-230c和240a-240b是第二导电类型(即n型)晶体管。
45.在一些实施例中，晶体管230a-230c整体的击穿电压大于晶体管240a-240b整体的触发电压。换句话说，在晶体管230a-230c被损坏之前，晶体管240a-240b被导通。
46.在一些实施例中，晶体管230a的击穿电压是晶体管230b-230c的击穿电压的n倍，其中n大于约2。晶体管230a的击穿电压的绝对值是晶体管220a-220c中的每一个的击穿电压的绝对值的n倍。在替代实施例中，晶体管230a的击穿电压实质上与晶体管240a的击穿电压相同。在以下段落中将讨论晶体管220a-220c、230a-230c和240a-240b的配置的细节。
47.出于说明性目的给出了集成电路300。集成电路300的各种实施方式在本公开的预期范围内。例如，在一些实施例中，晶体管230a的击穿电压大于晶体管240a-240b整体的触发电压。
48.现在参考图3b。图3b是根据一些实施例的图3a中的集成电路300的一部分的平面视图中的布局图。关于图3b的实施例，与图2b中的元件相同的元件被指定相同的附图标记以易于理解。为了简洁起见，在此省略了以上段落中已经详细讨论的相似元件的具体操作，除非需要引入与图3b所示的元件的协作关系。
49.与图2b的集成电路200相比，集成电路300还包括栅极221d-221i、231d-231i和241d、有源区域222c-222f、232c-232f和242c、以及导电段251h-251r。在一些实施例中，栅极221d-221i和有源区域222c-222f设置在阱区域nw中。栅极231d-231i、241d和有源区域232c-232f、242c设置在衬底p_sub上。导电段251h-251r例如布置在栅极221d-221i、231d-231i和241d以及有源区域222c-222f、232c-232f和242c上方。
50.为了说明，栅极221d-221f和导电段251i、251l、251k一起对应于晶体管220b。栅极221g-221i和导电段251j、251l、251m一起对应于晶体管220c。栅极231d-231f和导电段251n、251p、251q一起对应于晶体管230b。栅极231g-231i和导电段251o、251q、251r一起对应于晶体管230c。栅极241c-241d和导电段251f一起对应于晶体管240b。在一些实施例中，栅极221d、221f、221g、221i、231a、231c、231d、231f、231g、231i和241d被称为虚设栅极。
51.为了进一步说明图3b，导电段251k对应于晶体管220a的源极端子和晶体管220b的漏极端子。栅极221e和导电段251i一起对应于晶体管220b的栅极端子。导电段251l对应于晶体管220b的源极端子和晶体管220c的漏极端子。栅极221h和导电段251j一起对应于晶体管220c的栅极端子。导电段251m对应于晶体管220c的源极端子。在这样的实施例中，晶体管220a-220b共享导电段251k，其对应于通过导电段251k彼此耦合的晶体管220a-220b。晶体管220b-220c共享导电段251l，其对应于通过导电段251l彼此耦合的晶体管220b-220c。
52.导电段251p对应于晶体管230a的漏极端子和晶体管230b的源极端子。栅极231e和导电段251n一起对应于晶体管230b的栅极端子。导电段251q对应于晶体管230b的漏极端子和晶体管230c的源极端子。栅极231h和导电段251o一起对应于晶体管230c的栅极端子。导电段251r对应于晶体管230c的源极端子。在这样的实施例中，晶体管230a-230b共享导电段251p，其对应于通过导电段251p彼此耦合的晶体管230a-230b。晶体管230b-230c共享导电段251q，其对应于通过导电段251q彼此耦合的晶体管230b-230c。
53.导电段251h对应于晶体管240b的源极，并且栅极241c和导电段251h一起对应于晶体管240b的栅极端子。在这样的实施例中，晶体管240a-240b共享有源区区域242b，其对应于彼此耦合的晶体管240a-240b。
54.有源区域222e通过导电段251m耦合到电压端子vddio。有源区域232f通过导电段251r耦合到电压端子vss。有源区域242c通过导电段251h耦合到电压端子vss。
55.继续参考图3b，为了说明，有源区域232a的宽度大于有源区域232b-232f的宽度，并且还大于有源区域222c-222e和242c的宽度。在一些实施例中，有源区域232a的宽度是有源区域232b-232f、222c-222e和242c的宽度的约5倍至约6倍。
56.利用图3a-图3b的配置，集成电路300具有多个晶体管作为下拉电路并且esd首级防护电路在较高电压域(例如，电压vddio约为3.3伏)中操作，相比于集成电路200具有单个晶体管作为下拉电路并且esd首级防护电路以约为1.8伏的电压vddio来操作。
57.出于说明性目的给出了图3a-图3b的配置。集成电路300的各种实施方式在本公开的预期范围内。例如，在一些实施例中，用作下拉电路的一个晶体管中包括的晶体管的数量小于3。
58.现在参考图3c。图3c是根据另一些实施例的图3a中的集成电路300的一部分的平面视图中的布局图。关于图3c的实施例，与图3b中的元件相同的元件被指定相同的附图标记以易于理解。为了简洁起见，在此省略了以上段落中已经详细讨论的相似元件的具体操作，除非需要引入与图3c所示的元件的协作关系。
59.与图3b的集成电路300相比，代替具有单独的有源区域，集成电路300’的晶体管(对应于图3a的晶体管220a-220c、230a-230c)包括共享的有源区域。为了说明，晶体管220a-220b共享有源区域222a，其对应于在晶体管220a的源极区域和晶体管220b的漏极区域处彼此耦合的晶体管220a-220b。晶体管220b-220c共享有源区域222f，其对应于在晶体
管220b的源极区域和晶体管220c的漏极区域处彼此耦合的晶体管220b-220c。此外，晶体管230a-230b共享有源区域232b，其对应于在晶体管230a的源极区域和晶体管230b的漏极区域处彼此耦合的晶体管230a-230b。晶体管230b-230c共享有源区域232d，其对应于在晶体管230b的源极区域和晶体管230c的漏极区域处彼此耦合的晶体管230b-230c。
60.利用图3c的配置，与图3b的集成电路300相比，具有共享的有源区域的集成电路300’在布局设计中占据较小的面积。
61.现在参考图4a。图4a是根据一些实施例的与图1的集成电路100相对应的集成电路400的一部分的等效电路。关于图4a的实施例，与图3a中的元件相同的元件被指定相同的附图标记以易于理解。为了简洁起见，在此省略了以上段落中已经详细讨论的相似元件的具体操作，除非需要引入与图4a所示的元件的协作关系。
62.与图3a的集成电路300相比，代替具有对应于图1的上拉电路120的多个晶体管220a-220c，集成电路400包括耦合在电压端子vddio和焊盘210之间的电阻元件r。在一些实施例中，电阻元件r由具有高电阻的电阻器来实现以提供esd保护。
63.现在参考图4b。图4b是根据一些实施例的图4a中的集成电路400的一部分的平面视图中的布局图。关于图4b的实施例，与图3b中的元件相同的元件被指定相同的附图标记以易于理解。为了简洁起见，在此省略了以上段落中已经详细讨论的相似元件的具体操作，除非需要引入与图4a所示的元件的协作关系。
64.与图3b的集成电路300相比，代替具有对应于图3a的晶体管220a-220c的结构，集成电路400包括与图1的上拉电路120相对应的电阻结构rl，以及设置在衬底p_sub上的阱区域dnw。为了说明，电阻结构被设置在衬底p_sub上，并且通过导电段251m耦合到电压端子vddio并通过导电段251c耦合到有源区域232a和242a。此外，代替被布置在衬底p_sub上，栅极231a、231b、231d、231h和231i以及有源区域232a-232b、232d和232f被布置在阱区域dnw中。
65.出于说明性目的给出了图4a-图4b的集成电路400的配置。集成电路400的各种实施方式在本公开的预期范围内。例如，在一些实施例中，晶体管230a-230c包括单独的有源区域，而不是具有如图4b所示的共享的有源区域。
66.现在参考图5a。图5a是根据一些实施例的与图1的集成电路100相对应的集成电路500的一部分的等效电路。关于图5a的实施例，与图4a中的元件相同的元件被指定相同的附图标记以易于理解。为了简洁起见，在此省略了以上段落中已经详细讨论的相似元件的具体操作，除非需要引入与图5a所示的元件的协作关系。
67.与图4a的集成电路400相比，集成电路500包括对应于图1的esd首级防护电路140的晶体管fod，以及第二导电类型(即n型)的晶体管230d。为了说明，晶体管fod的端子耦合至电阻元件r和焊盘210，而晶体管fod的另一端子耦合至电压端子vss和晶体管230d的端子。晶体管fod的控制端子耦合到晶体管fod的另一端子和电压端子vss。晶体管230d串联耦合至晶体管230c和电压端子vss。在一些实施例中，晶体管230a-230d一起用作对应于图1的下拉电路130的晶体管。
68.在一些实施例中，晶体管fod由场氧化物器件实现以在焊盘210处分流esd电荷。出于说明性目的给出晶体管fod。晶体管fod的各种实施方式在本公开的预期范围内。例如，在一些实施例中，晶体管fod是具有可调阈值电压的厚场氧化物器件。
69.现在参考图5b。图5b是根据一些实施例的图5a中的集成电路500的一部分的平面视图中的布局图。关于图5b的实施例，与图3b和4b中的元件相同的元件被指定相同的附图标记以易于理解。为了简洁起见，在此省略了以上段落中已经详细讨论的相似元件的具体操作，除非需要引入与图5b所示的元件的协作关系。
70.与图4b的集成电路400相比，集成电路500包括如图3b中所讨论的分离的有源区域、栅极231j-231l、241d-241m、有源区域232g-232h和242d-242e、以及导电段251s。为了说明，栅极231j-231l和有源区域232g-232h设置在阱区域dnw中。栅极241d-241h和有源区域242d设置在衬底p_sub上的阱区域nw中。栅极241i-241m和有源区域242e设置在衬底p_sub上。在一些实施例中，导电段251c进一步布置在栅极241-241h和有源区域242d上方。导电段251r进一步布置在有源区域232g上方。导电段251s布置在有源区域232h和242e以及栅极241i-241m上方。
71.为了说明，栅极231j-232h以及导电段251r、251p和251s一起对应于晶体管230d。具体地，栅极251p和导电段251p对应于晶体管230d的栅极端子。导电段251r对应于晶体管230d的漏极端子。导电段251s对应于晶体管230d的源极端子，并且耦合到电压端子vss。栅极241d-241m、导电段251c和251r、以及衬底p_sub一起对应于晶体管fod。具体地，导电段251c对应于晶体管fod的第一端子，其耦合到焊盘210。导电段251s对应于晶体管fod的第二端子，其耦合至电压端子vss和晶体管230d的源极端子。衬底p_sub对应于晶体管fod的第三端子，其耦合到晶体管fod的第二端子和电压端子vss。在一些实施例中，栅极241d-241m被称为虚设栅极。
72.有源区域232h通过导电段251s耦合到有源区域242e。有源区域242d通过导电段251c耦合到电阻结构rl、有源区域232a和焊盘210。
73.在一些实施例中，有源区域242d是第一导电类型(即p型)，并且有源区域242e是第二导电类型(即，n型)。出于说明性目的给出了晶体管fod的配置。晶体管fod的各种实施方式在本公开的预期范围内。例如，在一些实施例中，在晶体管fod中包括的有源区域具有相同的导电类型(即n型)。
74.继续参考图5b，为了说明，有源区域232a的宽度大于有源区域232g-232h的宽度。在一些实施例中，有源区域232a的宽度是有源区域232g-232h的宽度的约5倍至约6倍。
75.在一些方法中，集成电路包括与晶体管230a相对应的晶体管，但是该晶体管具有宽度相等的有源区域。结果，集成电路在约1.5kv下通过人体模型测试而在约1.8kv下失效，并且在450v下通过充电装置模型测试而在500v下失效。与上述方法相比，利用图5a-5b的配置，集成电路500为在较高电压域中操作的内部电路提供良好的esd保护。例如，在本公开的一些实施例中，集成电路500在约2.5kv下通过人体模型测试，并且在约700v下通过充电装置模型测试(即电流的峰值为约6.7a)。此外，通过比较传输线脉冲(tlp)测试的结果，击穿电流从如一些方法所示的约1.1a增加到如本公开的一些实施例中所示的约3.2a。换句话说，与一些方法相比，集成电路500在传输线脉冲测试中获得了很大的改进。
76.出于说明目的给出了图5a-5b的配置。集成电路500的各种实施方式在本公开的预期范围内。例如，在一些实施例中，用作下拉电路的一个晶体管中包括的晶体管的数量大于4。
77.现在参考图6。图6是根据一些实施例的操作集成电路100、200、300、400或500的方
法600的流程图。应理解，可以在图6所示的过程之前、之中和之后提供附加的操作，并且对于该方法的另外的实施例，可以替换或消除下面描述的一些操作。操作/过程的顺序可以互换。贯穿各种视图和说明性实施例，相同的参考标号用于指示相同的元件。方法600包括以下参考图2a描述的操作610-620。
78.在操作610中，静电电荷通过有源区域232a和有源区域232b从焊盘210释放到电压端子vss。在一些实施例中，有源区域232a和有源区域232b具有n型导电性，并且有源区域232a和有源区域232b的宽度彼此不同。有源区域232a和有源区域232b被包括在具有第一击穿电压的n型掺杂的晶体管230中。
79.在一些实施例中，有源区域232a的宽度是有源区域232b的宽度的约5倍至约6倍。
80.在一些实施例中，参考图3b，静电电荷通过耦合在有源区域232b和电压端子vss之间的有源区域232c-232f从焊盘210释放到电压端子vss。有源区域232a-232f具有相同的导电类型。有源区域232a的宽度大于有源区域232b-232f的宽度。
81.在一些实施例中，有源区域232c-232f被包括在用作晶体管230b-230c的结构中，其中，晶体管230b-230c中的每一个具有小于第一击穿电压的第二击穿电压。
82.在一些实施例中，参考图3b，静电电荷通过耦合在焊盘210和电压端子vddio之间的有源区域222a-222f从焊盘210到电压端子vddio。有源区域222a-222f具有p型导电性。在一些实施例中，有源区域232a的宽度大于有源区域222a-222f的宽度。
83.在操作620中，静电电荷通过esd首级防护电路释放，该esd首级防护电路包括例如图1的esd首级防护电路140和图2a的晶体管240。在一些实施例中，晶体管240具有与如图所示的有源区域232a和电压端子vss相耦合的端子。在一些实施例中，esd首级防护电路140具有低于第一击穿电压(例如，图2a的晶体管230的击穿电压)的触发电压。
84.在一些实施例中，在操作620中，参考图2b，静电电荷通过耦合到焊盘210的有源区域242a以及耦合在有源区域242a和电压端子vss之间的有源区域242b被释放。
85.在一些实施例中，有源区域232a和242a具有第一宽度，并且有源区域232b和242b具有小于第一宽度的第二宽度。
86.现在参考图7。图7是根据本公开的一些实施例的用于设计集成电路布局设计的电子设计自动化(eda)系统700的框图。eda系统700被配置为实现图6中公开的并结合图2a-5b进一步解释的方法600的一个或多个操作。在一些实施例中，eda系统700包括apr系统。
87.在一些实施例中，eda系统700是通用计算设备，包括硬件处理器720和非暂态计算机可读存储介质760。除其他项之外，存储介质760被编码有(即存储)计算机程序代码(指令)761，即一组可执行指令。由硬件处理器720执行指令761(至少部分地)表示实现例如方法600的一部分或全部的eda工具。
88.处理器720通过总线750电耦合至计算机可读存储介质760。处理器720通过总线750还电耦合至i/o接口710和制造工具770。网络接口730也通过总线750电连接到处理器720。网络接口730连接到网络740，以便处理器720和计算机可读存储介质760能够通过网络740连接到外部元件。处理器720配置为执行编码在计算机可读存储介质760中的计算机程序代码761，以使eda系统700可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，处理器720是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)、和/或合适的处理单元。
89.在一个或多个实施例中，计算机可读存储介质760是电、磁、光、电磁、红外、和/或半导体系统(或装置或设备)。例如，计算机可读存储介质760包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、刚性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质760包括光盘只读存储器(cd-rom)、读/写光盘(cd-r/w)、和/或数字视频光盘(dvd)。
90.在一个或多个实施例中，存储介质760存储计算机程序代码761，该计算机程序代码761被配置为使eda系统700(其中这种执行(至少部分地)代表eda工具)可用于执行所述过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质760还存储有助于执行所述过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质760存储标准单元的库762，包括本文所公开的这种标准单元，例如，包括以上关于图2a讨论的晶体管220-240的单元。
91.eda系统700包括i/o接口710。i/o接口710耦合到外部电路。在一个或多个实施例中，i/o接口710包括用于将信息和命令传送到处理器720的键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键。
92.eda系统700还包括耦合到处理器720的网络接口730。网络接口730允许eda系统700与网络740进行通信，一个或多个其他计算机系统连接到网络740。网络接口730包括：无线网络接口，例如，蓝牙、wifi、wimax、gprs或wcdma；或有线网络接口，例如，以太网、usb或ieee-1364。在一个或多个实施例中，在两个或多个系统700中实现所述过程和/或方法的一部分或全部。
93.eda系统700还包括耦合到处理器720的制造工具770。制造工具770被配置为根据由处理器720处理的设计文件来制造集成电路，例如，图1所示的集成电路100。
94.eda系统700被配置为通过i/o接口710接收信息。通过i/o接口710接收的信息包括指令、数据、设计规则、标准单元库、和/或用于由处理器720处理的其他参数中的一个或多个。信息经由总线750传输到处理器720。eda系统700配置为通过i/o接口710接收与ui相关的信息。该信息作为用户界面(ui)763存储在计算机可读介质760中。
95.在一些实施例中，所述过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为eda工具的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为eda系统700所使用的软件应用。在一些实施例中，使用诸如可从铿腾电子科技有限公司(cadence design systems，inc.)获得的之类的工具、或另一合适的布局生成工具来生成包括标准单元的布局图。
96.在一些实施例中，这些过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，光盘(例如，dvd)、磁盘(例如，硬盘)、半导体存储器(例如，rom、ram)、存储卡等中的一项或多项。
97.图8是根据一些实施例的ic制造系统800以及与其相关联的ic制造流程的框图。在一些实施例中，基于布局图，使用ic制造系统800来制造下列项中的至少一项：(a)一个或多
个半导体掩模或(b)半导体集成电路的层中的至少一个组件中。
98.在图8中，ic制造系统800包括在与制造ic器件840有关的设计、开发、以及制造周期和/或服务中彼此交互的实体，例如，设计室810、掩模室820和ic制造商/制造者(“fab”)830。ic制造系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内部网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室810、掩模室820和ic制造商/制造者830中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室810、掩模室820和ic制造商/制造者830中的两个或更多个在公共设施中共存并使用公共资源。
99.设计室(或设计团队)810生成ic设计布局图811。ic设计布局图811包括为ic器件840(例如，上面关于图2b、图3b、图4b和图5b所讨论的集成电路200、300、400和500)设计的各种几何图案(例如，图2b、图3b、图4b和图5b所描绘的ic布局设计)。几何图案对应于组成要制造的ic器件840的各种组件的金属、氧化物、或半导体层的图案。各个层进行组合以形成各种ic特征。例如，ic设计布局图811的一部分包括在半导体衬底(例如，硅晶圆)中形成的各种ic特征(例如，有源区域、栅极电极、源极和漏极、层间互连的导电段或过孔、以及焊盘的开口)以及设置在半导体衬底上的各种材料层。设计室810实施适当的设计过程以形成ic设计布局图811。设计过程包括逻辑设计、物理设计、或布局和布线中的一个或多个。ic设计布局图811呈现在具有几何图案信息的一个或多个数据文件中。例如，ic设计布局图811可以以gdsii文件格式或dfii文件格式表达。
100.掩模室820包括数据准备821和掩模制造822。掩模室820使用ic设计布局图811来制造一个或多个掩模823，其根据ic设计布局图811被用来制造ic器件840的各个层。掩模室820执行掩模数据准备821，其中，ic设计布局图811被转换成代表性数据文件(“rdf”)。掩模数据准备821将rdf提供给掩模制造822。掩模制造822包括掩模写入器。掩模写入器将rdf转换为衬底上的图像，例如，掩模(调制盘)823或半导体晶圆833。掩模数据准备821处理ic设计布局图811，以符合掩模写入器的特定特性和/或ic制造商/制造者830的要求。在图8中，数据准备821和掩模制造822被示为单独的元件。在一些实施例中，数据准备821和掩模制造822可以统称为掩模数据准备。
101.在一些实施例中，数据准备821包括光学接近校正(opc)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺影响等引起的图像误差。opc调整ic设计布局图811。在一些实施例中，数据准备821包括进一步的分辨率增强技术(ret)，例如，离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ilt)，其将opc视为反成像问题。
102.在一些实施例中，数据准备821包括掩模规则检查器(mrc)，其利用一组掩模创建规则来检查已经在opc中进行过处理的ic设计布局图811，该组掩模创建规则合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，mrc修改ic设计布局图811以补偿掩模制造822期间的限制，这可以撤消由opc执行的部分修改以满足掩模创建规则。
103.在一些实施例中，数据准备821包括光刻工艺检查(lpc)，其模拟将由ic制造商/制造者830实施以制造ic器件840的工艺。lpc基于ic设计布局图811来模拟该工艺以创建模拟
制造器件，例如，ic器件840。lpc模拟中的工艺参数可以包括与ic制造周期的各个工艺相关联的参数、与用于制造ic的工具相关联的参数、和/或制造工艺的其他方面。lpc考虑了各种因素，例如，航空图像对比度、焦深(“dof”)、掩模误差增强因素(“meef”)、其他合适的因素等、或其组合。在一些实施例中，在通过lpc创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复opc和/或mrc以进一步完善ic设计布局图811。
104.应当理解，为了清楚起见，数据准备821的以上描述已被简化。在一些实施例中，数据准备821包括诸如逻辑操作(lop)之类的附加特征，以根据制造规则来修改ic设计布局图811。此外，可以以各种不同的顺序执行在数据准备821期间应用于ic设计布局图811的处理。
105.在数据准备821之后并且在掩模制造822期间，基于经修改的ic设计布局图811来制造掩模823或一组掩模823。在一些实施例中，掩模制造822包括基于ic设计布局图811来执行一个或多个光刻曝光。在一些实施例中，基于经修改的ic设计布局图811，使用电子束(e-beam)或多个电子束的机制来在掩模(光掩模或调制盘)823上形成图案。可以以各种技术形成掩模823。在一些实施例中，掩模823是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如，紫外线(uv)束)被不透明区域阻挡并且透射通过透明区域。在一个示例中，掩模823的二元掩模版本包括透明衬底(例如，熔融石英)以及涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模823。在掩模823的相移掩模(psm)版本中，在相移掩模上形成的图案中的各个特征被配置为具有适当的相差以增强分辨率和成像质量。在各个示例中，相移掩模可以是衰减psm或交替psm。由掩模制造822生成的(一个或多个)掩模被用于各个工艺中。例如，这样的(一个或多个)掩模被用于离子注入工艺以在半导体晶圆833中形成各种掺杂区域，被用于蚀刻工艺以在半导体晶圆833中形成各种蚀刻区域，和/或用于在其他合适的工艺。
106.ic制造商/制造者830包括晶圆制造832。ic制造商/制造者830是ic制造企业，其包括一个或多个用于制造各种不同ic产品的制造设施。在一些实施例中，ic制造商/制造者830是半导体铸造厂。例如，可能存在用于多个ic产品的前端制造(前端(feol)制造)的制造设施，而第二制造设施可以提供用于互连和封装ic产品的后端制造(后端(beol)制造)，并且第三制造设施可以为铸造企业提供其他服务。
107.ic制造商/制造者830使用由掩模室820制造的(一个或多个)掩模823来制造ic器件840。因此，ic制造商/制造者830至少间接地使用ic设计布局图811来制造ic器件840。在一些实施例中，半导体晶圆833由ic制造商/制造者830使用(一个或多个)掩模823来制造以形成ic器件840。在一些实施例中，ic制造包括至少间接地基于ic设计布局图811来执行一次或多次光刻曝光。半导体晶圆833包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆833还包括(在随后的制造步骤中形成的)各种掺杂区域、电介质特征、多级互连等中的一个或多个。
108.如上所述，本公开的集成电路提供了一种esd保护电路，其实现了耦合至焊盘的漏极镇流晶体管。在焊盘处的esd冲击期间，漏极镇流晶体管能够承受和释放esd电流，直到esd首级防护电路导通以释放esd电流为止。
109.在一些实施例中，一种集成电路包括上拉电路、静电放电(esd)首级防护电路和下
拉电路。上拉电路耦合在焊盘和第一电压端子之间。esd首级防护电路包括耦合至焊盘和上拉电路的第一端子，以及耦合至与第一电压端子不同的第二电压端子的第二端子。下拉电路具有：耦合至焊盘、esd首级防护电路和上拉电路的第一端子，以及耦合至第二电压端子的第二端子。下拉电路包括第一导电类型的至少一个第一晶体管，该至少一个第一晶体管的第一端子耦合至下拉电路的第一端子。该至少一个第一晶体管的击穿电压大于esd首级防护电路的触发电压。在一些实施例中，下拉电路还包括第一导电类型的多个第二晶体管。至少一个第一晶体管的第二端子与多个第二晶体管串联耦合。至少一个第一晶体管的击穿电压大于多个第二晶体管中的每个第二晶体管的击穿电压。在一些实施例中，esd首级防护电路还包括第一导电类型的第二晶体管。至少一个第一晶体管与第二晶体管基本上相同。在一些实施例中，上拉电路包括第二导电类型的至少一个第三晶体管，耦合到至少一个第一晶体管，其中，第二导电类型不同于第一导电类型。至少一个第一晶体管的击穿电压的绝对值是至少一个第三晶体管的击穿电压的绝对值的n倍，其中，n大于约2。在一些实施例中，至少一个第一晶体管包括多个第一晶体管，其中，多个第一晶体管中的第一个晶体管耦合到下拉电路的第一端子。esd首级防护电路还包括第一导电类型的多个第二晶体管，其中，多个第二晶体管中的第一个晶体管耦合到esd首级防护电路的第一端子。多个第一晶体管中的第一个晶体管的击穿电压和多个第二晶体管中的第一个晶体管的击穿电压具有实质上相同的值。在一些实施例中，esd首级防护电路还包括第一导电类型的第二晶体管，耦合在esd首级防护电路的第一端子和第二端子之间。上拉电路包括电阻元件，耦合到第二晶体管。下拉电路还包括第一导电类型的多个第三晶体管，耦合在至少一个第一晶体管和第二电压端子之间。至少一个第一晶体管的击穿电压和第二晶体管的击穿电压大于多个第三晶体管中的每个第三晶体管的击穿电压。在一些实施例中，至少一个第一晶体管还包括第一级晶体管和多个第二级晶体管。第一级晶体管具有：第一端子，耦合到下拉电路的第一端子；以及第二端子，串联耦合到多个第二级晶体管。第一级晶体管的击穿电压是多个第二级晶体管中的每个第二级晶体管的击穿电压的n倍，其中，n大于2。
110.还公开了一种集成电路，其包括电阻结构、第一有源区域、第二有源区域、第三有源区域和第四有源区域。电阻结构耦合在第一电压端子和焊盘之间。第一有源区域耦合到焊盘和电阻结构。第二有源区域耦合在第一有源区域和第二电压端子之间，该第二电压端子不同于第一电压端子。第一类型的第三有源区域耦合到焊盘和第一有源区域。第一类型的第四有源区域耦合在第三有源区域和第二电压端子之间，其中，第三有源区域的宽度大于第四有源区域的宽度。第一有源区域和第二有源区域被包括在用作第一晶体管的结构中，并且第三有源区域和第四有源区域被包括在用作第二晶体管的结构中。第二晶体管被配置为在第一晶体管截止时释放从焊盘注入的静电电荷。在一些实施例中，第四有源区域的宽度是第三有源区域的宽度的约5倍至约6倍。在一些实施例中，电阻结构包括：第一类型的阱区域以及第二类型的第五有源区域和第二类型的第六有源区域，该第二类型与第一类型不同，该第五有源区域和第六有源区域具有相同的宽度并且设置在阱区域中，其中，第五有源区域耦合到焊盘、第一有源区域和第四有源区域，并且第六有源区域耦合在第五有源区域和第一电压端子之间。第五有源区域和第六有源区域被包括在用作第三晶体管的结构中。第一有源区域和第二有源区域是第一类型，并且第一有源区域和第四有源区域具有相同的宽度，该宽度大于第五有源区域和第六有源区域的宽度。在一些实施例中，集成电路还
包括第一类型的第七有源区域和第一类型的第八有源区域。第一类型的第七有源区域邻近第二有源区域布置并耦合到第二电压端子，其中，第二有源区域和第七有源区域被包括在用作第四晶体管的结构中，并且第一有源区域的宽度大于第七有源区域的宽度。第一类型的第八有源区域和第一类型的第九有源区域具有相同的宽度，并且被包括在用作第五晶体管的结构中，其中，第四有源区域的宽度大于第八有源区域和第九有源区域的宽度。该集成电路还包括：串联耦合在焊盘和第一电压端子之间的多个第三晶体管；以及串联耦合在第二晶体管和第二电压端子之间的多个第五晶体管。在一些实施例中，集成电路还包括第一类型的多个第五有源区域和第一类型的第六有源区域。多个第五有源区域中的一个第五有源区域耦合到第二电压端子，并且多个第五有源区域中的另一个第五有源区域和第三有源区域被包括在用作第三晶体管的结构中，其中，多个第五有源区域中的每个第五有源区域具有小于第四有源区域的宽度。第六有源区域耦合至第二电压端子，并且第一有源区域的宽度大于第六有源区域的宽度，其中，第六有源区域和第二有源区域被包括在用作第四晶体管的结构中。电阻结构包括第一类型的阱区域以及设置在该阱区域中的第二类型的多个第七有源区域，该第二类型与第一类型不同。多个第七有源区域中的一个第七有源区域耦合到焊盘、第一有源区域和第四有源区域，并且多个第七有源区域中的另一个第七有源区域耦合到第一电压端子。多个第七有源区域的宽度小于第四有源区域的宽度。在一些实施例中，集成电路还包括第一类型的第一阱区域和第一类型的第二阱区域，以及第一类型的第五有源区域和第一类型的第六有源区域。第五有源区域和第六有源区域设置在第二阱区域中。第五有源区域和第六有源区域具有相同的宽度，并且被包括在用作第三晶体管的结构中，其中，第四有源区域的宽度大于第五有源区域和第六有源区域的宽度。电阻结构包括耦合在焊盘和第一电压端子之间的电阻层。第一有源区域是与第一类型不同的第二类型，并且第一有源区域布置在第一阱区域中，第二有源区域是第一类型，并且第三有源区域至第六有源区域布置在第二阱区域中。该集成电路还包括耦合在第二晶体管和第二电压端子之间的多个第三晶体管。在一些实施例中，多个第三晶体管的数量等于或大于3。
111.还公开了一种方法，该方法包括以下操作：通过第一有源区域和第二有源区域将静电电荷从焊盘释放到第一电压端子，该第一有源区域耦合到焊盘并且该第二有源区域耦合在第一有源区域和第一电压端子之间，其中，第一有源区域和第二有源区域的导电类型相同并且宽度彼此不同，并且第一有源区域和第二有源区域被包括在具有第一击穿电压的第一晶体管中；以及通过esd首级防护电路释放静电电荷，该esd首级防护电路具有与第一有源区域相耦合的第一端子以及与第一电压端子相耦合的第二端子，其中，esd首级防护电路的触发电压低于第一击穿电压。在一些实施例中，第一有源区域的宽度是第二有源区域的宽度的约5倍至约6倍。在一些实施例中，该方法还包括以下操作：通过多个第三有源区域将静电电荷从焊盘释放到第一端子，该多个第三有源区域耦合在第二有源区域和第一电压端子之间。第一有源区域、第二有源区域和多个第三有源区域具有第一导电类型。多个第三有源区域被包括在用作多个第二晶体管的结构中，多个第二晶体管各自具有小于第一击穿电压的第二击穿电压。在一些实施例中，第一有源区域的宽度大于第二有源区域以及多个第三有源区域的宽度。在一些实施例中，该方法还包括以下操作：通过多个第四有源区域将静电电荷从焊盘释放到第二电压端子，该多个第四有源区域耦合在焊盘和第二电压端子之间。多个第四有源区域具有与第一导电类型不同的第二导电类型。第一有源区域的宽度大
于多个第四有源区域的宽度。在一些实施例中，通过esd首级防护电路释放静电荷的操作包括：通过第三有源区域和第四有源区域释放静电电荷，该第三有源区域耦合到焊盘和第一有源区域，并且该第四有源区域耦合在第三有源区域和第一电压端子之间。第一有源区域和第三有源区域具有第一宽度，并且第二有源区域和第四有源区域具有小于第一宽度的第二宽度。
112.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
113.示例1是一种集成电路，包括：上拉电路，耦合在焊盘和第一电压端子之间；静电放电(esd)首级防护电路，包括耦合至所述焊盘和所述上拉电路的第一端子，以及耦合至与所述第一电压端子不同的第二电压端子的第二端子；以及下拉电路，包括耦合至所述焊盘、所述esd首级防护电路和所述上拉电路的第一端子，以及耦合至所述第二电压端子的第二端子，其中，所述下拉电路包括第一导电类型的至少一个第一晶体管，所述至少一个第一晶体管的第一端子耦合至所述下拉电路的第一端子；其中，所述至少一个第一晶体管的击穿电压大于所述esd首级防护电路的触发电压。
114.示例2是示例1所述的集成电路，其中，所述下拉电路还包括：所述第一导电类型的多个第二晶体管；其中，所述至少一个第一晶体管的第二端子与所述多个第二晶体管串联耦合；其中，所述至少一个第一晶体管的击穿电压大于所述多个第二晶体管中的每个第二晶体管的击穿电压。
115.示例3是示例1所述的集成电路，其中，所述esd首级防护电路还包括：所述第一导电类型的第二晶体管；其中所述至少一个第一晶体管与所述第二晶体管基本上相同。
116.示例4是示例3所述的集成电路，其中，所述上拉电路包括：第二导电类型的至少一个第三晶体管，耦合到所述至少一个第一晶体管，其中，所述第二导电类型不同于所述第一导电类型；其中，所述至少一个第一晶体管的击穿电压的绝对值是所述至少一个第三晶体管的击穿电压的绝对值的n倍，其中，n大于约2。
117.示例5是示例1所述的集成电路，其中，所述至少一个第一晶体管包括：多个第一晶体管，其中，所述多个第一晶体管中的第一个晶体管耦合到所述下拉电路的第一端子；其中，所述esd首级防护电路还包括所述第一导电类型的多个第二晶体管，其中，所述多个第二晶体管中的第一个晶体管耦合到所述esd首级防护电路的第一端子；其中，所述多个第一晶体管中的第一个晶体管的击穿电压和所述多个第二晶体管中的第一个晶体管的击穿电压具有基本上相同的值。
118.示例6是示例1所述的集成电路，其中，所述esd首级防护电路还包括：所述第一导电类型的第二晶体管，耦合在所述esd首级防护电路的第一端子和第二端子之间；其中，所述上拉电路包括电阻元件，耦合到所述第二晶体管；其中，所述下拉电路还包括所述第一导电类型的多个第三晶体管，耦合在所述至少一个第一晶体管和所述第二电压端子之间；其中，所述至少一个第一晶体管的击穿电压和所述第二晶体管的击穿电压大于所述多个第三晶体管中的每个第三晶体管的击穿电压。
119.示例7是示例1所述的集成电路，其中，所述至少一个第一晶体管还包括：第一级晶体管和多个第二级晶体管；其中，所述第一级晶体管具有：第一端子，耦合到所述下拉电路的第一端子；以及第二端子，串联耦合到所述多个第二级晶体管；其中，所述第一级晶体管的击穿电压是所述多个第二级晶体管中的每个第二级晶体管的击穿电压的n倍，其中，n大于2。
120.示例8是一种集成电路，包括：电阻结构，耦合在第一电压端子和焊盘之间；第一有源区域，耦合到所述焊盘和所述电阻结构；第二有源区域，耦合在所述第一有源区域和第二电压端子之间，所述第二电压端子不同于所述第一电压端子；第一类型的第三有源区域，耦合到所述焊盘和所述第一有源区域；以及所述第一类型的第四有源区域，耦合在所述第三有源区域和所述第二电压端子之间，其中，所述第三有源区域的宽度大于所述第四有源区域的宽度；其中，所述第一有源区域和所述第二有源区域被包括在用作第一晶体管的结构中，并且所述第三有源区域和所述第四有源区域被包括在用作第二晶体管的结构中；其中，所述第二晶体管被配置为在所述第一晶体管截止时释放从所述焊盘注入的静电电荷。
121.示例9是示例8所述的集成电路，其中，所述第三有源区域的宽度是所述第四有源区域的宽度的约5倍至约6倍。
122.示例10是示例8所述的集成电路，其中，所述电阻结构包括：所述第一类型的阱区域；以及第二类型的第五有源区域和所述第二类型的第六有源区域，所述第二类型与所述第一类型不同，所述第五有源区域和所述第六有源区域具有相同的宽度并且设置在所述阱区域中，其中，所述第五有源区域耦合到所述焊盘、所述第一有源区域和所述第三有源区域，并且所述第六有源区域耦合在所述第五有源区域和所述第一电压端子之间；其中，所述第五有源区域和所述第六有源区域被包括在用作第三晶体管的结构中；其中，所述第一有源区域和所述第二有源区域具有所述第一类型，并且所述第一有源区域和所述第三有源区域具有相同的宽度，该宽度大于所述第五有源区域和所述第六有源区域的宽度。
123.示例11是示例10所述的集成电路，还包括：所述第一类型的第七有源区域，邻近所述第二有源区域布置并且耦合到所述第二电压端子，其中，所述第二有源区域和所述第七有源区域被包括在用作第四晶体管的结构中，并且所述第一有源区域的宽度大于所述第七有源区域的宽度；以及所述第一类型的第八有源区域和所述第一类型的第九有源区域，所述第八有源区域和所述第九有源区域具有相同的宽度并且被包括在用作第五晶体管的结构中，其中，所述第三有源区域的宽度大于所述第八有源区域和所述第九有源区域的宽度；其中，所述集成电路还包括：多个所述第三晶体管，串联耦合在所述焊盘和所述第一电压端子之间；以及多个所述第五晶体管，串联耦合在所述第二晶体管和所述第二电压端子之间。
124.示例12是示例8所述的集成电路，还包括：所述第一类型的多个第五有源区域，其中，所述多个第五有源区域中的一个第五有源区域耦合到所述第二电压端子，并且所述多个第五有源区域中的另一个第五有源区域和所述第四有源区域被包括在用作第三晶体管的结构中，其中，所述多个第五有源区域中的每个第五有源区域具有小于所述第三有源区域的宽度；以及所述第一类型的第六有源区域，其中，所述第六有源区域耦合至所述第二电压端子，并且所述第一有源区域的宽度大于所述第六有源区域的宽度，其中，所述第六有源区域和所述第二有源区域被包括在用作第四晶体管的结构中；其中，所述电阻结构包括：所述第一类型的阱区域；第二类型的多个第七有源区域，设置在所述阱区域中，所述第二类型
与所述第一类型不同，其中，所述多个第七有源区域中的一个第七有源区域耦合到所述焊盘、所述第一有源区域和所述第三有源区域，并且所述多个第七有源区域中的另一个第七有源区域耦合到所述第一电压端子；其中，所述多个第七有源区域的宽度小于所述第三有源区域的宽度。
125.示例13是示例8所述的集成电路，还包括：所述第一类型的第一阱区域和所述第一类型的第二阱区域；以及所述第一类型的第五有源区域和所述第一类型的第六有源区域，所述第五有源区域和所述第六有源区域设置在所述第二阱区域中，其中，所述第五有源区域和所述第六有源区域具有相同的宽度并且被包括在用作第三晶体管的结构中，其中，所述第三有源区域的宽度大于所述第五有源区域和所述第六有源区域的宽度；其中，所述电阻结构包括耦合在所述焊盘和所述第一电压端子之间的电阻层；其中，所述第一有源区域具有与所述第一类型不同的第二类型，并且所述第一有源区域布置在所述第一阱区域中，所述第二有源区域是所述第一类型，并且所述第三有源区域至所述第六有源区域布置在所述第二阱区域中；其中，所述集成电路还包括：多个所述第三晶体管，耦合在所述第二晶体管和所述第二电压端子之间。
126.示例14是示例13所述的集成电路，其中，所述多个第三晶体管的数量等于或大于3。
127.示例15是一种操作集成电路的方法，包括：通过第一有源区域和第二有源区域将静电电荷从焊盘释放到第一电压端子，所述第一有源区域耦合到所述焊盘，所述第二有源区域耦合在所述第一有源区域和所述第一电压端子之间；其中，所述第一有源区域和所述第二有源区域的导电类型相同并且宽度彼此不同，并且所述第一有源区域和所述第二有源区域被包括在具有第一击穿电压的第一晶体管中；以及通过esd首级防护电路释放所述静电电荷，所述esd首级防护电路具有与所述第一有源区域相耦合的第一端子以及与所述第一电压端子相耦合的第二端子，其中，所述esd首级防护电路的触发电压低于所述第一击穿电压。
128.示例16是示例15所述方法，其中，所述第一有源区域的宽度是所述第二有源区域的宽度的约5倍至约6倍。
129.示例17是示例15所述方法，还包括：通过多个第三有源区域将所述静电电荷从所述焊盘释放到所述第一端子，所述多个第三有源区域耦合在所述第二有源区域和所述第一电压端子之间；其中，所述第一有源区域、所述第二有源区域和所述多个第三有源区域具有第一导电类型；其中，所述多个第三有源区域被包括在用作多个第二晶体管的结构中，所述多个第二晶体管各自具有小于所述第一击穿电压的第二击穿电压。
130.示例18是示例17所述的方法，其中，所述第一有源区域的宽度大于所述第二有源区域以及所述多个第三有源区域的宽度。
131.示例19是示例17所述的方法，还包括：通过多个第四有源区域将静电电荷从所述焊盘释放到第二电压端子，所述多个第四有源区域耦合在所述焊盘和所述第二电压端子之间；其中，所述多个第四有源区域具有与所述第一导电类型不同的第二导电类型；其中，所述第一有源区域的宽度大于所述多个第四有源区域的宽度。
132.示例20是示例15所述的方法，其中，通过所述esd首级防护电路释放所述静电电荷包括：通过第三有源区域和第四有源区域释放所述静电电荷，所述第三有源区域耦合到所
述焊盘和所述第一有源区域，并且所述第四有源区域耦合在所述第三有源区域和所述第一电压端子之间；其中，所述第一有源区域和所述第三有源区域具有第一宽度，并且所述第二有源区域和所述第四有源区域具有小于所述第一宽度的第二宽度。