半导体器件及其形成方法与流程

[0001]
本发明的实施例涉及半导体器件及其形成方法。


背景技术：

[0002]
半导体集成电路(ic)行业经历了指数级增长。ic材料和设计的技术进步已经产生了几代ic，其中每一代都比上一代具有更小、更复杂的电路。在ic演进的过程中，功能密度(例如，每芯片面积的互连器件数量)通常增加而几何尺寸(例如，可以使用制造工艺创建的最小的部件或线)减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供益处。


技术实现要素：

[0003]
本发明的实施例提供了一种半导体器件，包括：衬底；第一间隔件和第二间隔件，位于衬底上；以及栅极堆叠，位于第一间隔件和第二间隔件之间，
[0004]
栅极堆叠包括：栅极介电层，包括位于衬底上的第一部分和位于第一间隔件和第二间隔件上的第二部分；内部栅极，位于栅极介电层的第一部分和第二部分上；铁电介电层，位于内部栅极上并且与栅极介电层接触；和栅电极，位于铁电介电层上。
[0005]
本发明的实施例还提供了一种形成半导体器件的方法，包括：形成第一间隔件和第二间隔件；在第一间隔件和第二间隔件之间以及在第一间隔件和第二间隔件的侧壁上沉积栅极介电层；在栅极介电层上形成内部栅极，其中，形成内部栅极包括：在栅极介电层上形成第一金属层；和在第一金属层上选择性地沉积第二金属层；在内部栅极和栅极介电层上沉积铁电介电层；以及在铁电介电层上形成栅电极。
[0006]
本发明的实施例还提供了一种形成半导体器件的方法，包括：形成鳍；在鳍上形成第一间隔件和第二间隔件；在鳍上以及第一间隔件和第二间隔件的侧壁上沉积栅极介电层；在栅极介电层上形成内部栅极，其中，形成内部栅极包括：在栅极介电层上沉积第一金属层；在第一金属层的部分上形成阻挡层；去除第一金属层的未被阻挡层覆盖的部分；去除阻挡层；和在第一金属层上选择性地沉积第二金属层；回蚀刻栅极介电层；在内部栅极和栅极介电层上沉积铁电介电层；以及在铁电介电层上形成栅电极。
附图说明
[0007]
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0008]
图1是根据一些实施例的并入铁电介电材料的半导体器件的截面图。
[0009]
图2是根据一些实施例的用于形成选择性沉积的内部栅极的方法的流程图。
[0010]
图3a至图3e是根据一些实施例的半导体结构的截面图。
具体实施方式
[0011]
下面的公开内容提供了用于实现本发明的不同部件的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例而不旨在限制本公开。例如，在下面的描述中，在第二部件上方或之上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件以使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各种实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
[0012]
此外，在本文中可能使用空间相关术语(例如“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个元件或部件相对于另一个(一些)元件或部件的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相对描述符同样可以被相应地解释。
[0013]
如本文中所使用的首字母缩写词“fet”是指场效应晶体管。fet的一个示例是金属氧化物半导体场效应晶体管(mosfet)。mosfet可以例如是(i)在衬底(诸如半导体晶圆)的平坦表面之内和之上构建的平面结构，或者(ii)利用垂直结构构建的平面结构。
[0014]
术语“finfet”是指形成在鳍上方的fet，鳍相对于晶圆的平坦表面垂直取向。
[0015]“s/d”是指形成fet的两个端子的源极结和/或漏极结。
[0016]
本文使用的术语“垂直”是指标称地垂直于衬底的表面。
[0017]
本文使用的术语“标称”是指用于组件或工艺操作的特性或参数的、在产品或工艺的设计阶段设置的期望值或目标值以及高于和/或低于期望值的值。值的范围通常是由于制造工艺或公差的细微变化。
[0018]
本文使用的术语“约”和“基本上”表示给定量的值，该给定量的值可以基于与主题半导体器件相关联的特定技术节点而变化。在一些实施例中，基于特定技术节点，术语“约”和“基本上”可以例如指示在给定数量的值的5％内(例如，值的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％)变化。
[0019]
术语“垂直方向”和“水平方向”分别是指如本文附图中所示的z方向和x方向。
[0020]
硅基晶体管的性能和缩放性正在接近极限。例如，随着器件尺寸按比例缩小以实现更高的封装密度，缩小硅基晶体管变得更具挑战性。场效应晶体管(fet)器件由于其紧凑的形状因素和改进的性能(诸如，驱动电流增强和亚阈值泄漏减少)而可以用于解决这些挑战。fet器件可以是金属氧化物半导体fet(mosfet)。
[0021]
鳍式场效应晶体管(finfet)利用垂直器件结构。finfet的沟道区形成在从衬底突出的鳍中，并且栅极结构设置在鳍的侧壁和顶面上方。包裹沟道的栅极结构具有例如从三个侧面控制沟道区的益处。尽管finfet可以表现出改进的性能，但它们也面临诸如高亚阈值摆幅(ss)的挑战。
[0022]
结合了负电容(nc)技术(ncfet)的fet为降低电源(例如v
dd
)提供了一种可行的解决方案，并且实现了用于低功耗操作的低ss。ss通常描述打开和关闭器件所需的电压量，因此会影响器件的运行速度。具体地，采用铁电高k介电材料允许器件(例如，fet)在负电容状态下(例如，在负电容fet或ncfet中)操作以改善器件性能。在一个这样的示例中，铁电高k
介电材料允许形成具有ss减小的fet。在许多情况下，其他因素是不变的，减小ss通常会提高fet的开关速度。可以通过包括在栅极堆叠中的栅极介电材料的铁电性程度来控制ss，较高的铁电性与较低的ss相关。另外，铁电高k介电材料还可以扩大存储器窗口，以改进非易失性存储器器件的性能。值得注意的是，具有类似组成的介电材料(例如，所有的铪基高k介电材料)可以具有不同的铁电性程度，铁电性取决于它们的特定晶相(例如，由不同的空间群区分)。在诸如hfo2的铪基高k介电材料的示例中，铁电斜方晶相pca21比其相对物斜方晶相具有更大的铁电性。
[0023]
通过集成铁电电容器可以实现ncfet中的负电容。具体地，在ncfet中，具有铁电材料的负电容器串联连接至fet的栅极。铁电负电容器可以是通过导电层(例如，线/接触件)连接到fet的栅极的单独电容器。在一些实施例中，负电容器的一个电极是mosfet的栅电极。
[0024]
ncfet的一种类型是金属-绝缘体-金属(mim)ncfet，其中在栅极堆叠中的铁电栅极介电层和非铁电栅极介电层之间插入内部栅电极。合适的高k介电材料(例如，介电常数大于3.9的栅极介电层)可以用作ncfet中的非铁电栅极介电层。可以在铁电介电层上方形成功函数调节金属，以调节晶体管的功函数。mim ncfet表现出许多益处，但同时也表现出挑战。第一，形成内部栅电极和功函数层导致栅极堆叠的厚度增加，并且使得在替换栅极工艺期间在高高宽比沟槽中形成栅极结构成为挑战。第二，厚度增加还会导致栅极接触面积减小，从而可以增加接触电阻。第三，栅极结构中的寄生电容可以造成栅极泄漏，从而降低器件的性能。第四，对于mim ncfet器件，栅电极和内部栅极可以使用铁电层作为电容器介电来形成铁电电容器，并且沟道区和内部栅极可以使用高k栅极介电作为电容器介电来形成高k电容器。第一电容器和第二电容器之间的不匹配也可以降低器件性能。
[0025]
根据本公开的各种实施例提供了用于形成用于晶体管器件的选择性生长内部栅极的方法。在一些实施例中，晶体管器件可以是finfet、ncfet、纳米片器件、纳米线器件和/或其他合适的器件。内部栅极可以包括一层或多层。例如，内部栅极可以包括晶种层和选择性地生长在晶种层上的金属层。选择性生长的内部栅极可以提供以下益处：(i)通过并入水平的内部栅极来降低寄生电容，继而减少栅极泄漏；(ii)通过回蚀刻高k介电层来调制栅极面积；(iii)通过匹配铁电电容器和高k电容器的电容来改进器件性能；以及(iv)通过栅极面积调制，在晶体管器件的沟道区内均匀铁电层上的电场。
[0026]
图1示出了根据一些实施例的并入内部栅极的半导体器件100的截面图。在一些实施例中，半导体器件100可以是垂直fet器件。替换栅极工艺包括在去除牺牲多晶硅之后在ild 109层中形成开口。在按比例缩放的基于finfet的器件中使用替换金属栅极，以改进电路性能。例如，金属栅电极可以代替多晶硅栅电极以实现减少的栅极泄漏和改进的驱动电流。实现金属栅极的一种工艺称为“后栅极”或“替换栅极”工艺。这样的工艺包括形成牺牲多晶硅栅，执行与半导体器件相关的各种工艺来去除牺牲栅极以形成沟槽或开口，并且在沟槽或开口中沉积金属栅极材料以形成金属栅极。
[0027]
如图1所示，在ild 109的相对侧壁表面和半导体衬底101的顶面之间形成了栅极堆叠。在一些实施例中，半导体衬底101可以是垂直晶体管器件的鳍。在图1中，高k介电层102、内部栅极103、铁电介电层105和栅电极107在本文中统称为“金属栅极堆叠”，并且位于半导体衬底101上方。间隔件110形成在金属栅堆叠的侧壁上，以便于随后的源极/漏极对准
操作。如图1所示，高k介电层102、内部栅极103和铁电介电层105衬垫在半导体衬底101与栅电极107之间并且也在间隔件110与栅电极107之间。在一些实施例中，除了上述的层之外，半导体器件100可以进一步包括衬垫层、晶种层、粘附层、阻挡层、功函数层或其等同物。
[0028]
在半导体衬底101中形成一对源极/漏极(s/d)108，并且s/d 108的源极和漏极之间的距离是栅极长度l
g
。在一些实施例中，半导体器件100的栅极长度l
g
可以是约16nm。在一些实施例中，栅极长度l
g
可以小于约16nm。在一些实施例中，栅极长度l
g
可以大于约16nm。在一些实施例中，栅极长度l
g
可以取决于技术节点。例如，栅极长度l
g
可以是约7nm或约5nm。在一些实施例中，可以在栅电极107和衬底101之间形成p型或n型功函数层，以为半导体器件100提供各种阈值电压。s/d 108可以掺杂有p型或n型掺杂剂，掺杂剂取决于所形成的器件类型并且为了简单起见在此不详细描述。
[0029]
半导体衬底101可以是在其上形成各种层和器件结构的体半导体衬底。在一些实施例中，半导体衬底101可以包括硅或化合物半导体，诸如砷化镓(gaas)、磷化铟(inp)、硅锗(sige)、碳化硅(sic)、其他合适的半导体材料和/或其组合。在一些实施例中，可以在半导体衬底101上形成各种层，诸如介电层、掺杂层、多晶硅层、导电层、其他合适的层和/或其组合。在一些实施例中，可以在半导体衬底101上形成各种器件，诸如晶体管、电阻器、电容器、其他合适的器件和/或其组合。在一些实施例中，半导体衬底101可以是垂直晶体管器件的鳍。在一些实施例中，半导体衬底101可以是包含其他合适的器件的器件层。
[0030]
ild 109可以包括介电材料。在一些实施例中，介电材料可以包括氧化硅、氮化硅、氮氧化硅、旋涂玻璃(sog)、氟化硅玻璃(fsg)、碳掺杂的氧化硅(例如，sicoh)、无定形氟化碳、聚对二甲苯、双苯并环丁烯、聚酰亚胺、其他合适的多孔聚合物材料、其他合适的介电材料和/或其组合。在一些实施例中，ild 109可以包括高密度等离子体(hdp)介电材料(例如，hdp氧化物)和/或高高宽比工艺(harp)介电材料(例如，harp氧化物)。ild 109还可以包括一种或多种介电材料和/或一种或多种介电层。可以使用一种或多种平坦化工艺来平坦化ild 109的顶面。在栅极替换工艺中，可以通过化学机械抛光(cmp)工艺来平坦化ild 109，直到暴露出多晶硅栅极的顶部。在利用诸如栅电极107的金属栅极代替多晶硅栅极之后，可以执行另一个cmp工艺以平坦化栅电极、间隔件110和ild 109的顶面。cmp工艺包括高选择性以提供金属栅极堆叠、间隔件110和ild 109的基本上平坦的表面。在一些实施例中，cmp工艺具有低凹陷和/或金属腐蚀效应。
[0031]
间隔件110可以形成在ild 109的相对表面上以及衬底101的表面上。间隔件110可以包括多个子间隔件，并且为了清楚起见在图1中未示出。可以使用介电材料来形成间隔件110，介电材料诸如氧化硅、氮化硅、氮氧化硅、任何其他合适的介电材料和/或其组合。可以通过毯式沉积介电材料并且各向异性地蚀刻介电材料来形成间隔件110，从而在ild 109的侧壁上形成保留的介电材料。
[0032]
根据一些实施例，高k介电层102可以形成在衬底101的顶面上和间隔件110的侧壁表面上。高k介电层102可以包括介电常数大于约3.9的介电材料。在一些实施例中，高k介电层102可以包括氧化铪。在一些实施例中，高k介电层102可以是晶体形式。高k介电层102可以通过化学氧化、热氧化、原子层沉积(ald)、化学气相沉积(cvd)、任何其他合适的沉积方法和/或其组合来形成。在一些实施例中，高k介电层可以使用非晶材料形成。
[0033]
内部栅极103可以是形成在高k介电层102上的金属层。在一些实施例中，内部栅极
103可以垂直地(例如，z方向)和水平地(例如，x方向)延伸。内部栅极103可由钨、铜、钛、银、铝、铝化钛、氮化铝钛、碳化钽、碳化钽、氮化硅钽、锰、钴、钯、镍、铂、氮化钛、氮化钨、氮化钽、任何合适的导电材料和/或其组合来形成。在一些实施例中，内部栅极103可以由金属合金形成，诸如钛铝合金、铼钽合金、铼锆合金、铂钛合金、钴镍合金、氮化钨合金、氮化钛合金、氮化钼合金、氮化钽合金、氮化钽硅合金、任何合适的金属合金和/或其组合。
[0034]
铁电介电层105可以是具有铁电特性的合适的晶体材料。在一些实施例中，铁电介电层105可以是介电常数大于3.9的高k介电层。例如，铁电介电层105可以包括高k介电材料，诸如铪基氧化物材料。在一些实施例中，内部栅极103可以包括二氧化铪(hfo2)。可以使用其他合适的晶体铁电介电材料。铁电介电层105可以通过任何合适的工艺形成，诸如通过ald、cvd、金属有机cvd(mocvd)、物理气相沉积(pvd)、等离子体增强cvd(pecvd)、等离子体增强ald(peald)、热氧化、其他合适的沉积技术和/或其组合。在一些实施例中，铁电介电层105可以具有介于约至约之间的厚度。
[0035]
栅电极107形成在铁电介电层105上以形成金属栅极堆叠。在一些实施例中，栅电极107可以被称为金属栅电极。在一些实施例中，功函数层可以形成在高k介电层102和栅电极107之间。栅电极107可以包括适合于形成金属栅极或部分金属栅极的任何金属材料。例如，栅电极107可以包括钨。在一些实施例中，可以使用氮化钨(wn)、tan、钌、银、铝、任何其他合适的材料和/或其组合来形成栅电极107。在一些实施例中，可以使用镶嵌工艺并且随后进行平坦化工艺(例如，cmp工艺)以去除形成在ild 109的顶面上的任何多余材料来形成栅电极107。在一些实施例中，栅电极107的栅电极长度l
c
可以在约至约之间。例如，栅电极长度l
c
可以为约长度l
c
与l
g
的比率可以在约0.4至约0.7之间。
[0036]
由于内部栅极103的部分垂直(例如，z方向)延伸，其可以引起寄生电容，寄生电容导致穿过间隔件110并进入衬底101的不希望的栅极泄漏路径。如图1所示，内部栅极103的这种垂直配置栅极引起创建在栅电极107和衬底101之间的栅极泄漏路径(由箭头120示出)。栅极泄漏路径降低了器件性能并且可以导致器件故障。另外，垂直配置还减小了栅电极107的重要的水平接触面积，水平接触面积用于随后形成接触结构，继而增加了接触电阻。
[0037]
图2是根据本公开一些实施例的用于在半导体器件中形成选择性沉积的内部栅极结构的方法200的流程图。应当注意，方法200的操作可以以不同的顺序和/或改变来执行，并且方法200可以包括更多的操作并且为了简单起见而没有描述。图3a至图3e是制造并入选择性沉积的内部栅极结构的示例性半导体结构300的截面图。半导体结构300可以包括ncfet和/或fefet器件。提供图3a至图3e作为示例性截面图以便于说明方法200。半导体结构300可以包括衬底301、s/d 308、ild 309和间隔件310，衬底301、s/d 308、ild 309和间隔件310分别类似于如上文在图1中所描述的衬底101、s/d 108、ild 109和间隔件110，并且为了简单起见在此不进行详细描述。在一些实施例中，衬底301可以包括finfet器件的鳍的部分。
[0038]
尽管在此以平面器件和/或finfet的制造工艺为例进行描述，但是该制造工艺可以应用于各种半导体结构，诸如沟槽或间隙、单个鳍finfet和任何其他合适的半导体结构。在此提供的制造工艺是示例性的，可以执行在这些附图中未示出的根据本公开的可选工
艺。
[0039]
在操作202处，根据本公开的一些实施例，在半导体器件的开口中沉积堆叠层。开口可以具有高高宽比(例如，大于6)。开口可以是栅极沟槽和其他合适的高高宽比的开口。在一些实施例中，开口可以形成在间隔件的相对侧壁之间并且暴露衬底的顶面。在一些实施例中，开口可以暴露形成为衬底的部分的鳍的顶面。在一些实施例中，堆叠层可以包括第一金属层和栅极介电层。
[0040]
参考图3a，高k介电材料302*和第一金属材料303*沉积在栅极沟槽360中，栅极沟槽360形在间隔件310的侧壁之间以及衬底301的顶面301a上。高k介电材料302*可以用作栅极介电并且由介电常数大于约3.9的介电材料形成。例如，高k介电材料302*可以由诸如二氧化铪的铪基氧化物材料形成。在一些实施例中，高k介电材料302*可以使用缺氧铪基氧化物来形成。高k介电材料302*可以使用与以上如图1中描述的高k介电层102类似的材料形成。在一些实施例中，高k介电材料302*可以具有在约至约之间的厚度t。例如，取决于器件设计，厚度t可以在约至约之间、在约至约之间、或者任何合适的厚度范围。可以使用合适的金属材料形成第一金属材料303*，金属材料可以用作晶种层以用于随后的金属沉积。例如，第一金属材料303*可以使用高导电性的tin来形成。在一些实施例中，第一金属材料303*可以使用银、铝、金、钴、钨、任何合适的导电材料和/或其组合来形成。在一些实施例中，第一金属材料303*可以使用铜或包括银、铬、镍、锡、金及其组合的铜合金中的一种形成。在一些实施例中，第一金属材料303*的厚度可以在约至约之间。第一金属材料303*的较低厚度可以减少随后去除第一金属材料303*的部分所需的蚀刻时间。在一些实施例中，第一金属材料303*的厚度可以在约至约之间、在约至约之间、在约至约之间、或任何其他合适的范围内。高k介电材料302*和第一金属材料303*可以使用诸如ald的基本上保形的沉积方法来沉积。在一些实施例中，高k介电材料302*和第一金属材料303*可以通过任何合适的工艺来形成，诸如cvd、mocvd、pvd、pecvd、peald、热氧化、任何其他合适的沉积技术和/或其组合。
[0041]
在一些实施例中，高k介电材料302*可以使用ald或cvd在约150℃至约300℃之间的温度下来沉积。例如，沉积温度可以在约150℃至约200℃之间、在约200℃至约300℃之间、或任何合适的温度范围。在一些实施例中，可以在与高k介电层302*不同的温度下沉积第一金属材料303*。例如，第一金属材料的沉积可以是在约300℃至约600℃之间的温度下执行的ald或cvd工艺。例如，沉积温度可以在约300℃至约400℃之间、在约400℃至约500℃之间、在约500℃至约600℃之间、或任何合适的温度范围。在一些实施例中，可以在半导体晶圆工艺簇工具的一个或多个合适的腔室中执行沉积工艺。
[0042]
在沉积高k介电材料302*和第一金属材料303*之后，可以在沟槽360的底部上沉积阻挡层380。在随后的工艺期间，阻挡层380用于保护下面的层，诸如高k介电材料302*和第一金属材料303*。在一些实施例中，阻挡层380可以使用底部抗反射涂层(barc)材料来形成。在一些实施例中，可使用阻挡材料的毯式沉积、随后进行回蚀刻工艺(诸如凹陷工艺)来形成阻挡层380，其中，阻挡层380仅保留在沟槽360的底部处。
[0043]
参考图2，根据本公开的一些实施例，在操作204，去除第一金属的部分以形成第一
金属层。参考图3b，在半导体器件300上执行蚀刻工艺以回蚀刻第一金属材料303*。通过适当的蚀刻工艺，去除暴露的且未被阻挡层380保护的第一金属材料303*的部分。例如，可以执行湿化学蚀刻工艺。湿化学工艺可以是定时工艺，直到第一金属材料303*的暴露部分被蚀刻掉为止。在一些实施例中，如图3b所示，湿化学蚀刻工艺可以继续进行以过蚀刻，过蚀刻可以去除形成在阻挡层380和高k介电材料302*之间的第一金属材料303*的附加部分。在一些实施例中，湿化学蚀刻可以使用含氧化剂的溶液(例如，过氧化氢)。在一些实施例中，可以在升高的温度下执行湿化学蚀刻以便于化学反应。例如，蚀刻温度可以在约40℃至约150℃之间。在一些实施例中，蚀刻温度可以在约40℃至约60℃之间。这样，保留的第一金属材料303*可以形成包括水平部分303a和垂直部分303b的第一金属层303。水平部分303a在水平方向(例如，x方向)上延伸。垂直部分303b在垂直方向(例如，z方向)上延伸。由于过蚀刻，垂直部分303b的上表面303c可以低于阻挡层380的顶面并且可以是弯曲表面。在一些实施例中，上表面303c可以与阻挡层380的顶面基本上齐平。随后使用合适的工艺去除阻挡层380，诸如比高k介电材料302*和下面的第一金属层303具有高的阻挡材料选择性的湿化学蚀刻工艺。
[0044]
参考图2，在操作206处，根据本公开的一些实施例，使用第一金属层作为晶种层将第二金属层304选择性地沉积在第一金属层303上，使得第一金属层和第二金属层形成内部栅极305。如图3c所示，根据一些实施例，可以使用选择性沉积工艺将第二金属层304沉积在沟槽360中和第一金属层303上。例如，可以执行选择性钨化学气相沉积工艺，以在沟槽360中选择性地沉积钨。具体地，可以在由铝形成的第一金属层303上执行使用硫酸羟胺与硫酸铜(cuso4)结合的清洁工艺。溶液中的铜离子与铝表面反应并形成铜钝化层，铜钝化层在cvd钨沉积期间辅助钨晶核形成，其中钨形成在第一金属层303裸露的表面上。也可以使用其他合适的选择性生长方法。例如，可以使用自组装单层(sam)沉积，其中形成第二金属层304的材料被吸引到第一金属层303的表面。在一些实施例中，随着第二金属层304沉积并累积在第一金属层303上，第二金属层304逐渐填充沟槽360。在沉积工艺之后，第二金属层304也沉积在高k介电材料302*上并与高k介电材料302*物理接触。在一些实施例中，可以使用电镀或化学镀工艺以在沟槽360中和第一金属层303上选择性地沉积第二金属层304。
[0045]
参考图2，在操作208处，根据本公开的一些实施例，回蚀刻栅极介电层的部分。如图3d所示，回蚀刻高k介电材料302*以形成包括水平部分302a和垂直部分302b的高k介电层302。水平部分302a在水平方向(例如，x方向)上延伸并且形成在第一金属层302和衬底301之间。垂直部分302b在垂直方向(例如，z方向)上延伸并且形成在间隔件310和内部栅极305之间。在一些实施例中，垂直部分302b在内部栅极305的顶面上方延伸。回蚀刻高k介电材料302*在相对的间隔件310和保留的高k介电材料302*之间形成开口380。回蚀刻工艺可以是各向异性蚀刻工艺350，各向异性蚀刻工艺350在垂直方向上的蚀刻速率比在水平方向上的蚀刻速率大。这样，首先去除形成在ild 309和间隔件310的顶面上的高k介电材料302*，同时逐渐去除形成在间隔件310的侧壁上的高k介电材料302*，并且其保留部分形成垂直部分302b。随着回蚀刻工艺的继续，保留在内部栅极305的顶面304a上方的垂直部分302b的厚度继续减小。如图3d所示，在第二金属层304的顶面304a上方延伸的垂直部分302b的暴露表面可以具有非线性表面(例如，弯曲表面)。为了简单起见，厚度t
a
是保留在内部栅极305的顶面上方的垂直部分302b的平均厚度。由于开口380随后被铁电介电层和栅电极填充，因此可
以控制回蚀刻工艺，从而开口380的轮廓线得到满足随后形成的铁电介电层和栅电极的设计要求的形状。例如，较低的平均厚度t
a
将导致开口380具有更大的宽度，进而可以增加随后形成的栅电极的宽度。可以通过更长的蚀刻时间和/或蚀刻工艺350的更高的蚀刻速率来实现较低的平均厚度t
a
。此外，可以通过回蚀刻工艺来调整保留在顶面304a上方的垂直部分302b的轮廓，使得可以在高k电容器与随后形成的铁电电容器之间实现电容匹配。在一些实施例中，高k介电材料302*的平均厚度t
a
与厚度t的比率可以在约5％至约10％之间、约10％至约20％之间、约20％至约30％之间、约30％至约40％之间、约40％至约50％之间、约50％至约60％之间、约60％至约70％之间、约70％至约80％之间、约80％至约90％之间、约90％至约99％之间、或任何其他合适的范围。在一些实施例中，高k介电材料302*的平均厚度t
a
与厚度t的比率可以为约50％。
[0046]
参考图2，在操作210处，根据本公开的一些实施例，铁电层和栅电极沉积在内部栅极上。如图3e所示，铁电介电层320设置在内部栅极305上并且在高k介电层302的垂直部分302b之间。在一些实施例中，铁电介电层320通过非线性表面302c与垂直部分302b物理接触。栅电极340随后沉积在铁电介电层320上。具体地，栅电极340沉积在铁电介电层320的相对侧壁部分和水平部分之间形成的开口中。在一些实施例中，铁电介电层320可以使用提供铁电特性的层来形成。例如，铁电介电层320可以使用结晶氧化铪来形成。在一些实施例中，可以使用诸如ald或cvd方法的基本上保形的沉积方法来沉积铁电介电层320。在一些实施例中，用于形成铁电介电层320的组成和沉积方法可以类似于以上如图1描述的铁电层105的组成和沉积方法。
[0047]
栅电极340可以包括钨、wn、tan、钌、银、铝、任何其他合适的材料和/或其组合。可以使用镶嵌工艺然后进行平坦化工艺以去除沉积的任何多余材料来形成栅电极340。平坦化工艺的一个示例是cmp工艺。在一些实施例中，平坦化工艺还可以减小ild 309和间隔件310的高度。平坦化工艺可以继续直到ild 309、间隔件310、铁电介电层320和栅电极340的顶面基本上水平(例如，共面)。在一些实施例中，在平坦化工艺之后还可以暴露垂直部分302b的部分。在一些实施例中，垂直部分302b由铁电介电层320覆盖。在平坦化工艺之后，形成的栅极堆叠可以包括高k介电层302、内部栅极305、铁电介电层320和栅电极340。
[0048]
图3e所示的半导体器件300的配置可以提供若干益处。例如，通过回蚀刻高k介电层的栅极面积调制可以提供减小的栅极接触电阻、电容匹配、均匀的电场等。第一，由于高k介电层和水平内部栅极的回蚀刻，栅电极340的栅电极长度l
f
可以大于上述图1中的栅电极长度l
c
。在一些实施例中，栅极长度l
f
与栅极长度l
g
的比率可以在约0.4至约0.7之间。在一些实施例中，栅极长度l
g
可以在约15nm与约20nm之间。例如，栅极长度l
g
可以为约17nm。较大的栅电极长度l
f
为随后形成的栅接触提供较大的表面积，继而减小了栅极接触电阻。第二，铁电电容器c
fe
和高k电容器c
hk
的电容可以通过栅极面积调制来匹配。如图3e所示，栅电极340和内部栅极305可以使用铁电介电层320作为电容器介电来形成铁电电容器c
fe
，并且衬底301和内部栅极305可以使用高k栅极介电302作为电容器介电来形成高k电容器c
hk
。通过调节栅电极长度l
f
，可以调节铁电电容器c
fe
的电容以匹配高k电容器c
hk
的电容。另外，高k介电层的垂直部分302b的非线性表面和所得到的其上铁电层320的非线性表面减小了尖角并且在栅电极340和内部栅305之间提供了均匀的电场，继而改进了器件性能。第三，通过采用如图3e所示的水平的内部栅极305，可以避免如图1所示的寄生电容和所产生的栅极泄漏
120，继而改进了器件性能。
[0049]
根据本公开的各种实施例提供了用于形成用于晶体管器件的选择性生长内部栅极的方法。在一些实施例中，晶体管器件可以是finfet、ncfet、纳米片器件、纳米线器件和其他合适的器件。选择性生长内部栅极可以提供以下益处：(i)通过并入水平的内部栅极来降低寄生电容，继而减小栅极泄漏；(ii)通过使用内部栅极作为蚀刻停止层来回蚀刻高k介电层进行栅极面积调制；(iii)通过匹配铁电电容器和高k电容器的电容来改进器件性能；(iv)通过栅极面积调制，在晶体管器件的沟道区内均匀铁电层上的电场。
[0050]
在一些实施例中，半导体器件包括衬底以及在衬底上的第一间隔件和第二间隔件。半导体器件还包括在第一间隔件和第二间隔件之间的栅极堆叠。栅极堆叠包括：栅极介电层，具有形成在衬底上的第一部分以及形成在第一间隔件和第二间隔件上的第二部分；内部栅极，形成在栅极介电层的第一部分和第二部分上；铁电介电层，形成在内部栅极上并且与栅极介电层接触；栅电极，位于铁电介电层上。
[0051]
在一些实施例中，一种用于形成半导体器件的方法包括：形成第一间隔件和第二间隔件；以及在第一间隔件和第二间隔件之间和在第一间隔件和第二间隔件的侧壁上沉积栅极介电层。该方法还包括在栅极介电层上形成内部栅极。形成内部栅极的步骤包括：在栅极介电层上形成第一金属层；以及使用选择性化学气相沉积(cvd)工艺在第一金属层上选择性地沉积第二金属层。该方法还包括在内部栅极和栅极介电层上沉积铁电介电层。该方法还包括在铁电介电层上形成栅电极。
[0052]
在一些实施例中，一种用于形成半导体器件的方法包括形成鳍并且在鳍上形成第一间隔件和第二间隔件。该方法还包括在鳍以及第一间隔件和第二间隔件的侧壁上沉积栅极介电层，并在栅极介电层上形成内部栅极。形成内部栅极包括在栅极介电层上沉积第一金属层，以及在第一金属层的部分上形成阻挡层。该方法还包括：去除第一金属层的未被阻挡层覆盖的部分；去除阻挡层；以及在第一金属层上选择性地沉积第二金属层。该方法还包括回蚀栅极介电层并且在内部栅极和栅极介电层上沉积铁电介电层。该方法还包括在铁电介电层上形成栅电极。
[0053]
根据一些实施例，提供了一种半导体器件，包括：衬底；第一间隔件和第二间隔件，位于衬底上；以及栅极堆叠，位于第一间隔件和第二间隔件之间，栅极堆叠包括：栅极介电层，包括位于衬底上的第一部分和位于第一间隔件和第二间隔件上的第二部分；内部栅极，位于栅极介电层的第一部分和第二部分上；铁电介电层，位于内部栅极上并且与栅极介电层接触；和栅电极，位于铁电介电层上。
[0054]
在上述半导体器件中，半导体器件包括负电容场效应晶体管(ncfet)器件。
[0055]
在上述半导体器件中，半导体器件包括铁电场效应晶体管(fefet)器件。
[0056]
在上述半导体器件中，还包括位于衬底上的鳍，其中，栅极堆叠位于鳍上。
[0057]
在上述半导体器件中，铁电介电层位于内部栅极和栅电极之间。
[0058]
在上述半导体器件中，铁电介电层位于栅极介电层的第二部分与栅电极之间。
[0059]
在上述半导体器件中，铁电介电层通过非线性表面与栅极介电层的第二部分物理接触。
[0060]
在上述半导体器件中，栅极介电层的第二部分具有非线性表面。
[0061]
在上述半导体器件中，内部栅极包括位于栅极介电层上的第一金属层和位于第一
金属层上的第二金属层。
[0062]
在上述半导体器件中，第一金属层包括：第一部分，位于栅极介电层的第一部分上；以及第二部分，位于栅极介电层的第二部分上。
[0063]
根据一些实施例，提供了一种形成半导体器件的方法，包括：形成第一间隔件和第二间隔件；在第一间隔件和第二间隔件之间以及在第一间隔件和第二间隔件的侧壁上沉积栅极介电层；在栅极介电层上形成内部栅极，其中，形成内部栅极包括：在栅极介电层上形成第一金属层；和在第一金属层上选择性地沉积第二金属层；在内部栅极和栅极介电层上沉积铁电介电层；以及在铁电介电层上形成栅电极。
[0064]
在上述方法中，回蚀刻栅极介电层包括在栅极介电层上执行各向异性干蚀刻工艺。
[0065]
在上述方法中，形成第一金属层包括：在栅极介电层上毯式沉积第一金属材料；在第一金属材料的部分上形成阻挡层；去除第一金属材料的未被阻挡层覆盖的部分；以及去除阻挡层。
[0066]
在上述方法中，去除第一金属材料的部分包括在第一金属材料的部分上执行湿化学蚀刻工艺。
[0067]
在上述方法中，选择性地沉积第二金属层包括：在第一金属层上执行清洁工艺，以及使用第一金属层作为晶种层生长第二金属层。
[0068]
根据一些实施例，提供了一种形成半导体器件的方法，包括：形成鳍；在鳍上形成第一间隔件和第二间隔件；在鳍上以及第一间隔件和第二间隔件的侧壁上沉积栅极介电层；在栅极介电层上形成内部栅极，其中，形成内部栅极包括：在栅极介电层上沉积第一金属层；在第一金属层的部分上形成阻挡层；去除第一金属层的未被阻挡层覆盖的部分；去除阻挡层；和在第一金属层上选择性地沉积第二金属层；回蚀刻栅极介电层；在内部栅极和栅极介电层上沉积铁电介电层；以及在铁电介电层上形成栅电极。
[0069]
在上述方法中，沉积铁电介电层包括将铁电介电材料直接沉积在栅极介电层上。
[0070]
在上述方法中，回蚀刻栅极介电层包括在栅极介电层上执行各向异性干蚀刻工艺。
[0071]
在上述方法中，选择性地沉积第二金属层包括：在第一金属层上执行清洁工艺，以及使用第一金属层作为晶种层生长第二金属层。
[0072]
在上述方法中，选择性地沉积第二金属层包括包括沉积钨。
[0073]
应当理解，详细描述部分(而不是公开的摘要)旨在用于解释本公开。公开的摘要部分可以提出一个或多个而不是所有的示例性实施例，因此，并不旨在限制本公开。
[0074]
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技术人员还应该认识到，这种等同构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文进行各种改变、替换和变更。