半导体结构及其形成方法与流程

文档序号:27827257发布日期:2021-12-07 21:09阅读:来源:国知局

技术特征:
1.一种半导体结构的形成方法,其特征在于,包括:提供半导体衬底,所述半导体衬底包括第一区域和第二区域;在所述第一区域的半导体衬底上形成第一隧穿氧化层;在所述第二区域的半导体衬底上形成第二隧穿氧化层,所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度;在所述第一隧穿氧化层和第二隧穿氧化层上形成浮置栅极。2.如权利要求1所述半导体结构的形成方法,其特征在于,在所述第一区域的半导体衬底上形成第一隧穿氧化层,在所述第二区域的半导体衬底上形成第二隧穿氧化层,所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度的方法包括:在所述第一区域和第二区域的半导体衬底上形成第一隧穿氧化材料层;去除所述第一区域的半导体衬底上的第一隧穿氧化材料层;在所述第一区域的半导体衬底上和所述第二区域的第一隧穿氧化材料层上形成第二隧穿氧化材料层,所述第一区域上的第二隧穿氧化材料层构成所述第一隧穿氧化层,所述第二区域上的第一隧穿氧化材料层和第二隧穿氧化材料层构成所述第二隧穿氧化层。3.如权利要求1所述半导体结构的形成方法,其特征在于,在所述第一区域的半导体衬底上形成第一隧穿氧化层,在所述第二区域的半导体衬底上形成第二隧穿氧化层,所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度的方法包括:在所述第一区域和第二区域的半导体衬底上形成隧穿氧化材料层;回刻蚀部分所述第一区域的半导体衬底上的隧穿氧化材料层,所述第一区域上的隧穿氧化材料层构成所述第一隧穿氧化层,所述第二区域上的隧穿氧化材料层构成所述第二隧穿氧化层。4.如权利要求1所述半导体结构的形成方法,其特征在于,所述第二隧穿氧化层与所述第一隧穿氧化层的厚度差为5埃至50埃。5.如权利要求1所述半导体结构的形成方法,其特征在于,所述第一隧穿氧化层的长度为5纳米至150纳米,所述第二隧穿氧化层的长度为10纳米至150纳米。6.如权利要求1所述半导体结构的形成方法,其特征在于,所述第二隧穿氧化层的厚度为70埃至110埃,第一隧穿氧化层的厚度为20埃至105埃。7.如权利要求1所述半导体结构的形成方法,其特征在于,所述第二隧穿氧化层的材料和所述第一隧穿氧化层的材料相同。8.如权利要求1所述半导体结构的形成方法,其特征在于,所述方法还包括:在所述第二隧穿氧化层一侧的半导体衬底中形成漏极,在所述第一隧穿氧化层一侧的半导体衬底中形成源极。9.如权利要求1所述半导体结构的形成方法,其特征在于,所述方法还包括:在所述浮置栅极上形成控制栅介质层,在所述控制栅介质层上形成控制栅极。10.如权利要求9所述半导体结构的形成方法,其特征在于,所述控制栅介质层为氧化物-氮化物-氧化物三层结构。11.一种半导体结构,其特征在于,包括:半导体衬底,所述半导体衬底包括第一区域和第二区域;第一隧穿氧化层,位于所述第一区域的半导体衬底上;
第二隧穿氧化层,位于所述第二区域的半导体衬底上,所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度;浮置栅极,位于所述第一隧穿氧化层和第二隧穿氧化层上。12.如权利要求11所述半导体结构,其特征在于,所述第二隧穿氧化层与所述第一隧穿氧化层的厚度差为5埃至50埃。13.如权利要求11所述半导体结构,其特征在于,所述第一隧穿氧化层的长度为5纳米至150纳米,所述第二隧穿氧化层的长度为10纳米至150纳米。14.如权利要求11所述半导体结构,其特征在于,所述第二隧穿氧化层的厚度为70埃至110埃,第一隧穿氧化层的厚度为20埃至105埃。15.如权利要求11所述半导体结构,其特征在于,所述第二隧穿氧化层的材料和所述第一隧穿氧化层的材料相同。16.如权利要求11所述半导体结构,其特征在于,还包括:位于所述第二隧穿氧化层一侧的半导体衬底中的漏极,位于所述第一隧穿氧化层一侧的半导体衬底中的源极。17.如权利要求11所述半导体结构,其特征在于,还包括:位于所述浮置栅极上的控制栅介质层,位于所述控制栅介质层上的控制栅极。18.如权利要求17所述半导体结构,其特征在于,所述控制栅介质层为氧化物-氮化物-氧化物三层结构。

技术总结
本申请提供半导体结构及其形成方法,所述半导体结构包括:半导体衬底,所述半导体衬底包括第一区域和第二区域;第一隧穿氧化层,位于所述第一区域的半导体衬底上;第二隧穿氧化层,位于所述第二区域的半导体衬底上,所述第二隧穿氧化层的厚度大于所述第一隧穿氧化层的厚度;浮置栅极,位于所述第一隧穿氧化层和第二隧穿氧化层上。本申请所述的半导体结构及其形成方法,将常规半导体结构中的隧穿氧化层分为厚度不同的两部分,可以同时兼顾闪存器件擦除速度以及应力诱导泄漏电流,即保证擦除速度的同时尽量降低应力诱导泄漏电流。度的同时尽量降低应力诱导泄漏电流。度的同时尽量降低应力诱导泄漏电流。


技术研发人员:陈勇
受保护的技术使用者:中芯国际集成电路制造(上海)有限公司
技术研发日:2020.06.03
技术公布日:2021/12/6
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