半导体结构的制造方法与流程

本发明实施例涉及一种半导体技术，且特别涉及一种半导体结构及其制造方法。

背景技术：

集成电路(integratedcircuit,ic)产业经历了指数增长。集成电路(ic)材料及设计的技术进步已经产生了几世代集成电路(ic)，其中每一世代都比上一世代具有更小更复杂的电路。在集成电路(ic)发展过程中，通常增加了功能密度(即，每芯片面积的内连接装置的数量)，而几何尺寸(即，可使用制造制程产生的最小部件(或线))却减小了。这种微缩的制程通常可经由提高生产效率及降低相关成本带来收益。这种微缩也增加了制程与制造集成电路(ic)的复杂性。

为了实现这些进展，需要在集成电路(ic)制程与制造中进行相似的发展。举例来说，已经发展出包括向半导体装置(例如，场效晶体管或fet)的通道区施加机械应力的各种方法，以改善装置中的载子迁移率。尽管总体上已经足够了，但并不是在所有方面都令人满意。

技术实现要素：

在一些实施例中，一种半导体结构的制造方法包括：提供一半导体装置，包括：一虚置栅极结构，设置于一基底上；以及多个源极/漏极(s/d)特征部件，与虚置栅极结构相邻设置，其中虚置栅极结构横越源极/漏极(s/d)特征部件之间的一通道区。上述方法还包括：形成一硅衬层于半导体装置上方，其中硅衬层包括元素硅；形成一内层介电(interlayerdielectric，ild)层于硅衬层上；引入掺杂剂于内层介电(ild)层；在引入掺杂剂之后，去除虚置栅极结构以形成一栅极沟槽；对掺杂的内层介电(ild)层进行一热处理，以氧化硅衬层；形成一金属栅极堆叠于栅极沟槽内及氧化的硅衬层上方。

在一些实施例中，热处理为第一热处理，上述方法还包括在引入掺杂剂之前对内层介电(ild)层进行第二热处理，其中，进行第二热处理会局部氧化硅衬层。再者，第一热处理在第一温度下进行，且其中第二热处理在比第一温度低的第二温度下进行。在一些实施例中，进行热处理会氧化硅衬层内的元素硅，以形成sixoy，其中x与y的比率为1或1/2。再者，进行热处理会完全氧化硅衬层，使硅衬层实质上不含元素硅。在一些实施例中，形成硅衬层包括在半导体装置上方顺应性沉积硅衬层。在一些实施例中，氧化硅衬层会扩大硅衬层的体积，以施加压缩应力于通道区。在一些实施例中，引入掺杂剂包括进行一布植制程，且其中掺杂剂包括氮、硅、锗或其组合。在一些实施例中，半导体装置为一第一半导体装置，其中源极/漏极(s/d)特征部件为p型源极/漏极(s/d)特征部件，其中虚置栅极结构为一第一虚置栅极结构，且其中通道区为p型通道区，上述方法还包括：提供一第二半导体装置，设置于基底上方，其中第二半导体装置包括多个n型源极/漏极(s/d)特征部件及一第二虚置栅极结构，使虚置栅极结构横越n型源极/漏极(s/d)特征部件之间的一n型通道区，且其中形成硅衬层导致硅衬层形成于第一半导体装置及第二半导体装置两者上；在形成内层介电(ild)层之前，选择性去除形成于第二半导体装置上方的硅衬层部分，使得硅衬层的余留部分设置于第一半导体装置上方而未设置于第二半导体装置上方。

在一些实施例中，一种半导体结构包括：多个源极/漏极(s/d)特征部件，设置于一半导体基底上；一金属栅极堆叠，设置于源极/漏极(s/d)特征部件之间，其中金属栅极堆叠横越源极/漏极(s/d)特征部件之间的一通道区；多个栅极间隙壁，设置于金属栅极堆叠的侧壁上；一蚀刻停止层(esl)，设置于栅极间隙壁及源极/漏极(s/d)特征部件上方；一氧化衬层，设置于蚀刻停止层(esl)上方，其中氧化衬层包括氧化硅(sio)及二氧化硅(sio2)；以及一内层介电(ild)层，设置于氧化衬层上，其中内层介电(ild)层的组成不同于氧化衬层的组成。

在一些实施例中，氧化衬层内的sio浓度大于内层介电(ild)层内的sio浓度。在一些实施例中，内层介电(ild)层内的sio2浓度大于氧化衬层内的sio2浓度。在一些实施例中，氧化衬层实质上不含元素形式的硅。在一些实施例中，通道区为p型通道区，且氧化衬层施加压缩应力于p型通道区。在一些实施例中，源极/漏极(s/d)特征部件为设置于半导体基底的p型装置区中的p型源极/漏极(s/d)特征部件，其中金属栅极堆叠为第一金属栅极堆叠，且其中通道区为p型通道区。半导体结构还包括：多个n型源极/漏极(s/d)特征部件，设置于半导体基底的n型装置区内；一第二金属栅极堆叠，其中第二金属栅极堆叠横越n型源极/漏极(s/d)特征部件之间的一n型通道区；多个第二栅极间隙壁，设置于第二金属栅极堆叠的侧壁上；蚀刻停止层(esl)，设置于第二栅极间隙壁及n型源极/漏极(s/d)特征部件上；以及内层介电(ild)层，设置于蚀刻停止层(esl)上，使n型装置区无氧化衬层。

在一些实施例中，一种半导体结构包括：一第一半导体装置，设置于一基底上方，其中第一半导体装置包括：多个第一源极/漏极(s/d)特征部件，设置于基底上方；一第一高k金属栅极(hkmg)堆叠设置于基底上方，其中第一高k金属栅极(hkmg)堆叠横越第一源极/漏极(s/d)特征部件之间的一第一通道区，且第一通道区为p型；多个第一栅极间隙壁，设置于第一高k金属栅极(hkmg)堆叠的侧壁上；一蚀刻停止层(esl)，设置于第一栅极间隙壁及第一源极/漏极(s/d)特征部件上；一氧化层，设置于蚀刻停止层(esl)上，其中氧化物层施加压缩应力于第一通道区；以及一内层介电(ild)层，设置于氧化层上，其中内层介电(ild)层的组成不同于氧化物层的组成。半导体结构还包括：一第二半导体装置，设置于基底上方，其中第二半导体装置包括：多个第二源极/漏极(s/d)特征部件，设置于基底上方；一第二高k金属栅极(hkmg)堆叠，设置于基底上方，其中第二高k金属栅极(hkmg)堆叠横越第二源极/漏极(s/d)特征部件之间的一第二通道区，且第二通道区为n型；多个第二栅极间隙壁，设置于高k金属栅极(hkmg)堆叠的侧壁上；蚀刻停止层(esl)，设置于第二栅极间隙壁及第二源极/漏极(s/d)特征部件上；以及内层介电(ild)层，设置于蚀刻停止层(esl)上方。

在一些实施例中，氧化层包括具有第一浓度的氧化硅及具有大于第一浓度的第二浓度的二氧化硅。在一些实施例中，第二半导体装置包括设置于蚀刻停止层(esl)与内层介电(ild)层之间的氧化物层。在一些实施例中，第二半导体装置不具有氧化层，使得内层介电(ild)层与蚀刻停止层(esl)接触。

附图说明

图1a及图1b一同示出根据本发明实施例的形成半导体结构或其局部的方法流程图。

图2a示出根据本发明实施例的以图1a及图1b的方法实施例所实现的半导体结构的三维立体示意图。

图2b示出根据本发明实施例的图2a的半导体结构的平面示意图。

图3、图4、图5、图6、图7、图8、图9、图10、图11及图12示出根据本发明实施例的实施图1a及图1b的方法实施例的中间步骤期间，沿图2a及/或图2b的半导体结构的a-a’线的剖面示意图。

图13示出根据本发明实施例的在实施图1a及图1b的的方法的实施例之后，图2a及/或图2b的局部半导体结构的示例浓度剖面分布。

附图标记说明：

100：方法

102、104、106、108、110、112、114、116、118、120、122、124、126：操作步骤

200：装置

200n：nmos区

200p：pmos区

202：基底

204：鳍部

208：隔离结构

210：虚置栅极结构

212：栅极间隙壁

214、214n、214p：源极/漏极(s/d)特征部件

216n、216p：通道区

218、288：内层介电(ild)层

220：蚀刻停止层(esl)

222：si衬层

222a：局部氧化的si衬层

222b：完全氧化的si衬层

230：罩幕部件

240、242：氧原子

250：压缩应力

260：布植制程

262：掺杂剂

264：烘烤制程

270：栅极沟槽

280：高k金属栅极(hkmg)堆叠

282：界面层

284：金属栅极堆叠

290：源极/漏极(s/d)接触电极

292：轮廓

d：深度

gh：高度

t：厚度

具体实施方式

以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一特征部件形成于另一特征部件之上或上方，即表示其包含了所形成的上述特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述特征部件之间，而使上述特征部件可能未直接接触的实施例。另外，使用空间上的相关用语，例如，“下”、“上”、“水平”、“垂直”、“以上”、“上方”、“以下”、“下方”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平”，“往下”，“往上”等)，以便于叙述本公开的一特征部件与另一特征部件的关系。空间上的相关用语旨在涵盖包括特征部件在内的装置的不同方位。

再者，当用“约”、“近似”等叙述数字或数字范围时，上述用语旨在涵盖在包括所述数字的合理范围内的数字，例如所述数量的+/-10％或所属技术领域中技术人员所理解的其他值。举例来说，用语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。更进一步，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。

本公开总体上涉及半导体装置及其制造方法，并且更具体地关于应力诱发硅衬层，以提高半导体装置中的载子迁移率。

已发展出并且实施了各种方法来改善半导体装置的效能。其中改进的一个示例形态包括向装置的通道区施加机械应力，进而增加装置的载子迁移率。尽管许多现有的施加机械应力的方法总体上已经足够了，然而其并非在所有方面都完全令人满意。

图1a及图1b一同示出根据本发明实施例的形成装置200的方法100的制程流程图。方法100仅为示例，并非用以局限本公开内容中超出权利要求中的明确记载。可在方法100之前、期间及之后进行额外操作，且对于上述方法的额外实施例，可进行替换、消除或变动所述的一些操作。以下配合图2a至图12来叙述方法100。为了简化起见，在图3至图12中省略了包括鳍部204及基底202的装置200的一些部分，以突显方法100的中间步骤对装置200的影响。

装置200可为在集成电路(ic)或其部分于制程期间制造的中间阶段装置，其可包括静态随机存取存储器(staticrandom-accessmemory,sram)及/或其他逻辑电路，被动部件(例如，电阻器，电容器及电感器)及主动部件(例如，p型fet(pfet)、n型fet(nfet)、鳍式场效晶体管(finfet)、多栅极fet(例如，栅极环绕式(ggate-all-around,aa)、fet)，金属氧化物半导体场效晶体管(mosfet)，互补金属氧化物半导体(cmos)晶体管、双极晶体管、高压晶体管、高频晶体管及/或其他存储单元。本公开不限于任何特定数量的装置或装置区域，或任何特定装置配置。举例来说，尽管所示的装置200为三维finfet装置，然而本公开也可提供用于制造平面fet装置或多栅极装置的实施例。可将额外特征部件加入装置200，并且可在装置200的其他实施例中进行替换、修改或消除以下所述的某些特征部件。

请参照图1a、图2a及图4，在操作步骤102中，方法100提供或配备一装置200，其包括：一基底202，具有至少一半导体层204(例如，三维鳍部的主动区；下文中称为鳍部204)设置于其上；多个隔离结构208，设置于基底202上方且分隔装置200的不同部件；多个虚置(即，占位)栅极结构210，设置于鳍部204上；多个栅极间隙壁212，设置于每个虚置栅极结构210的侧壁上；以及多个源极/漏极(s/d)特征部件214，设置于每个鳍部204上方，且夹住每个虚置栅极结构210，其中对应形成p型通道区216p或n型通道区216n于源极/漏极(s/d)特征部件214p或214n之间。如此处所示出，装置200可包括沿x方向纵向排列的多个鳍部204及沿y方向(即实质上垂直于鳍部204)的纵向排列的多个虚置栅极结构210。请参照图3，在一些实施例中，装置200包括p型金属氧化物半导体(pmos)区200p及n型金属氧化物半导体(nmos)区200n，位于基底202上方，以分别提供至少一pfet及一nfet。参照图3及后续附图，pmos区200p及nmos区200n之间的虚线定义其间的边界。然而，需注意的是如本实施例中所示出，pmos区200p及nmos区200n可配置成不彼此紧邻。装置200可包括许多其他特征部件，例如，硬式罩幕层、蚀刻停止层、阻障层、其他合适的层或其组合。为了简化起见，以下参照图2a所示的装置200沿鳍部204的长度(即，x方向上的虚线a-a’)的剖面示意图(图3至图12)来叙述方法100的中间步骤。

基底202可包括：元素(单一元素)半导体(例如，硅、锗及/或其他合适的材料)、化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适的材料)、合金半导体(例如，sige、gaasp、alinas、algaas、gainas、gainp、gainasp及/或其他合适的材料)。基底202可为具有一致组成的单层材料。或者，基底202可包括具有适合于集成电路(ic)装置制造的相似或不同组成的多个材料层。在一示例中，基底202可为绝缘体上覆硅(silicon-on-insulator,soi)基底，其具有形成于氧化硅层上的硅层。

可使用合适制程(包括微影及蚀刻制程)来制造鳍部204。微影制程可包括形成光刻胶层(阻剂)于基底202上、对阻剂进行曝光而形成图案、进行曝后烤制程以及对阻剂剂进行显影以形成具有阻剂的罩幕部件(未示出)。然后，将罩幕部件用于基底202的凹槽蚀刻，于基底202上留下鳍部204。蚀刻制程可以包括干蚀刻、湿蚀刻、反应离子蚀刻(reactiveionetching,rie)及/或其他合适的制程。

许多其他方法实施例用来形成鳍部204也是合适的。举例来说，可使用双重图案化或多重图案化制程来图案化鳍部204。双图案化或多图案化制程通常将微影及自对准制程相结合，进而容许形成的图案具有间距小于使用单一直接微影制程可获得的间距。举例来说，在一实施例中，形成牺牲层于基底上方，并使用微影制程对其进行图案化。使用自对准制程在图案化的牺牲层侧边形成间隙壁。然后去除牺牲层，接着可使用余留的间隙壁或芯轴来进行鳍部204图案化。

隔离结构208可包括二氧化硅、氮化硅、氮氧化硅、低k介电材料及/或其他合适的材料。隔离结构208可包括浅沟槽隔离(shallowtrenchisolation,sti)特征部件。在一实施例中，隔离结构208的制作可通过在鳍部204的形成期间于基底202内蚀刻沟槽，然后可通过沉积制程，用上述隔离材料填充沟槽，并进行化学机械平坦化(chemicalmechanicalplanarization,cmp)制程。其他隔离结构，例如场氧化物、硅局部氧化(localoxidationofsilicon,locos)及/或其他合适的结构也可作为隔离结构208。或者，隔离结构208可包括多层结构，例如具有一或多个热氧化层。可通过任何合适的方法来沉积隔离结构208，例如化学气相沉积(chemicalvapordeposition,cvd)、流动式cvd(flowablecvd,fcvd)、旋涂玻璃(spin-on-glass,sog)、其他合适的方法或其组合。

仍请参照图2a及图2b，装置200包括源极/漏极(s/d)特征部件214，设置于每个鳍部204内或上方，且邻近每个虚置栅极结构210。在一些实施例中，pmos区200p提供源极/漏极(s/d)特征部件214p，并且nmos区200n提供源极/漏极(s/d)特征部件214n。源极/漏极(s/d)特征部件214p及214n可通过任何合适的技术形成，例如蚀刻制程，接着进行一或多个外延制程。在一示例中，进行一或一个以上蚀刻制程以去除部分的鳍部204，以在其内形成凹槽(未示出)。可进行清洁制程，利用氢氟酸(hf)溶液及/或其他合适的溶液清洁凹槽。之后，进行一或多个外延生长制程，以在凹槽内生长外延特征部件，而形成各自的源极/漏极(s/d)特征部件。

如上所述，源极/漏极(s/d)特征部件214p适合于形成pfet(例如，包括p型外延材料)，而源极/漏极(s/d)特征部件214n适合于形成nfet(例如，包括n型外延材料)。p型外延材料可包括一或多个外延层，其为掺杂p型掺杂物(例如，硼、锗、铟及/或其他p型掺杂物)的硅锗(外延sige)。n型外延材料可包括一或多个外延层，其为掺杂n型掺杂物(例如，砷、磷及/或其他n型掺杂物)的硅(外延si)或碳化硅(外延sic)层。因此，设置在源极/漏极(s/d)特征部件214p之间的通道区216p视为p型通道区，且设置于源极/漏极(s/d)特征部件214n之间的通道区216n视为n型通道区。

装置200还包括多个虚置栅极结构210，设置于鳍部204上方，且每个虚置栅极结构210配置为在后续制程步骤期间局部或全部由高k金属栅极(high-kmetalgate,hkmg)堆叠所取代。虚置栅极结构210包括至少一闸电极层(包括多晶硅)，可通过先沉积多晶硅毯覆层并接着进行异向性蚀刻制程而形成虚置栅极结构210。尽管未示出，虚置栅极结构210可选择性地包括：一界面层(可包括，二氧化硅(sio2))，设置于多晶硅层与鳍部204之间；一栅极介电层，设置于界面层与多晶硅层之间；多个硬式罩幕层；其他合适的膜层或其组合。虚置栅极结构210的各个膜层可通过合适的制程形成，诸如热氧化、化学氧化、cvd、原子层沉积(atomiclayerdeposition,ald)、物理气相沉积(physicalvapordeposition,pvd)、其他适合的方法或其组合。

装置200可还包括多个栅极间隙壁212，设置于虚置栅极结构210的侧壁上。在一些实施例中，栅极间隙壁212包括以下一或多种元素：硅、氧、氮及碳。举例来说，栅极间隙壁212可包括介电材料，例如二氧化硅、氮化硅、碳及/或氧掺杂的氮化硅、碳化硅、氧掺杂的碳化硅、其他合适的介电材料或其组合。可通过先沉积间隙壁材料的毯覆层于装置200上方，然后进行异向性蚀刻制程以去除部分间隙壁材料，而在虚置栅极结构210的侧壁上形成栅极间隙壁212。

仍请参照图3，方法100的操作步骤104中，形成蚀刻停止层(esl)220于装置200上方，使得蚀刻停止层(esl)220设置于虚置栅极结构210、源极/漏极(s/d)特征部件214p及源极/漏极(s/d)特征部件214n上方。在一些实施例中，蚀刻停止层(esl)220包括介电材料，例如氮化硅、碳掺杂氮化硅、氧化铝、氮化铝、其他合适的材料或其组合。在上述示例之一中，蚀刻停止层(esl)220包括氮化硅。需注意的是蚀刻停止层(esl)220不含任何氧化硅(sixoy，其中x及y为合适的硅及氧的化学计量比)，例如氧化硅(例如sio，其中x/y约为1)、二氧化硅(例如sio2，其中x/y约为1/2)、其他氧化硅化合物或其组合。在一些实施例中，通过cvd、ald，其他合适的沉积方法或其组合将蚀刻停止层(esl)220顺应性沉积于装置200上。

之后，方法100的操作步骤106中，形成一含硅衬层222(以下称为si衬层222)于蚀刻停止层(esl)220上。在一些实施例中，si衬层222包括元素硅，具有非晶质、单晶及/或多晶微结构。在一些实施例中，si衬层222由元素硅组成。需注意的是si衬层222不含氧，例如si衬层222不含氧化硅。举例来说，si衬层222不含氧化硅、二氧化硅、其他氧化的硅化合物(如前述定义的sixoy)或其组合。再者，在一些实施例中，si衬层222及蚀刻停止层(esl)220具有不同的组成，使得这些膜层之间存在蚀刻选择比。在一些实施例中，通过ald、cvd或其组合顺应性沉积si衬层222于蚀刻停止层(esl)220上。由于以下将详细讨论的原因，本实施例中si衬层222形成具有厚度t，其在约5埃至约30埃的范围。

现在请参照图4及图5，方法100的操作步骤108中，选择性地去除沉积于nmos区200n上部分的si衬层222，使得si衬层222的一部分余留于pmos区200p上。如此处所述，形成罩幕部件230于装置200上并随后对nmos区200n进行蚀刻制程而图案化，以选择性地去除si衬层222，而未去除或实质上未去除设置于si衬层222下方的任何膜层。罩幕部件230可至少包括阻剂(例如，光刻胶)层，且可先沉积于整个装置200上作为坦覆式层。然后，可通过图案化的光罩幕而曝露于辐射源(例如，极紫外或euv辐射)来对罩幕部件230进行图案化，且后续进行显影以形成图案化的罩幕部件230，如图4及图5所示。可通过干蚀刻制程、湿蚀刻制程、rie或其组合来去除露出于图案化罩幕部件230的si衬层222部分。在示例性实施例中，通过使用含氟等离子体作为蚀刻剂进行干蚀刻制程来去除si衬层222的露出部分。之后，可通过任何合适的方法，例如等离子体灰化及/或阻剂剥离，将图案化的罩幕部件230自装置200移除。在一些实施例中，方法100省略了操作步骤108，即，当进行操作步骤110时，si衬层222保留于pmos区200p及nmos区200n两者之上。

如以下将详细讨论的，在后续的氧化处理(以下详细讨论)之后，si衬层222的体积会膨胀。在一些情况下，si衬层222在完全氧化之后，即在所有或实质上所有的元素硅被转化为如上所定义的氧化硅(sixoy)之后，体积可膨胀约2.5倍(即，厚度t增加)。如此一来，体积膨胀将压缩应力引入装置200上方设置有si衬层222的部分(例如，通道区216p及216n)。由于源极/漏极(s/d)特征部件214p及源极/漏极(s/d)特征部件214n在结构上的差异以及施加在它们各自的通道区上的机械应力，来自氧化的si衬层222的额外压缩应力不同地影响通道区216p及通道区216n中载子迁移率。关于通道区216p，压缩应力对由源极/漏极(s/d)特征部件214p中外延材料(例如，硼掺杂的sige)施加的应力有正向贡献，进而增加通道区216p的载子迁移率。然而，关于通道区216n，压缩应力可能对通道区216n的载子迁移率有不利地影响，当拉伸应力而非压缩应力增加时，其通常会增加载子迁移率。si衬层222的存在及后续的氧化改善了pmos区200p中的pfet的效能。因此，本公开的实施例是对si衬层222的处理方法，以确保其可完全氧化而在如pfet的通道区216p中引发压缩应力。当然，本实施例的益处不仅仅限于引发应力，如以下将详细讨论。

此外，由于如上所述将si衬层222进行氧化处理，因此重要的是，si衬层222的厚度t(图4)应适应因氧化处理导致的体积膨胀。一方面，如果厚度t小于约5埃，则对于改善pmos区200p中装置的载子迁移率来说，体积膨胀及所产生的压缩应力的影响微乎其微。另一方面，如果厚度t大于约30埃，则后续的体积膨胀可能形成对于装置200预算尺寸而言太厚的膜层。另外，当厚度t超过约30埃时，可能对于硅衬层222的完全氧化变得具有挑战性，并且局部氧化的硅衬层222可能为后续的置骤步骤增添复杂性，此将于以下详细讨论。

请参照图6，方法100的操作步骤110中，形成内层介电(ild)层218于装置200上方，使得内层介电(ild)层218与pmos区200p中的si衬层222接触。在一些实施例中，内层介电(ild)层218包括介电材料，例如二氧化硅(sio2)、低k介电材料、四乙基硅酸盐(tetraethylorthosilicate,teos)、掺杂的二氧化硅(例如，硼磷硅酸盐玻璃(borophosphosilicateglass,bpsg)、氟掺杂硅酸盐玻璃(fluoride-dopedsilicateglass,fsg)、磷硅酸盐玻璃(phosphosilicateglass,psg)、硼掺杂硅酸盐玻璃(boron-dopedsilicateglass,bsg)、其他合适的介电材料或其组合。在一些实施例中，内层介电(ild)层218包括过量的氧原子240，如图6所示。内层介电(ild)层218可包括多层结构或单层结构，且可通过沉积制程形成，诸如cvd、fcvd、sog、其他合适的方法或其组合。对于通过fcvd形成内层介电(ild)层218的实施例中，沉积一前驱物(例如，三甲硅烷基胺(n(sih3)3)，然后使用辐射源(例如，紫外线(uv)光)进行固化，以将前驱物转化为氧化的硅(例如，氧化硅)，进而硬化至少一部分内层介电(ild)层218。如果采用其他沉积方法来形成内层介电(ild)层218，则可以省略固化制程。

仍请参照图6，在方法100的操作步骤112中，进行退火(或固化)处理以硬化(或若于先前操作步骤110中已经实施了固化过程则进一步硬化)内层介电(ild)层218。在一些实施例中，在操作步骤112处的退火制程确保了沉积后的内层介电(ild)层218中的任何氧化硅都转化为二氧化硅。再者，退火制程用以氧化部分的si衬层222，进而导致局部氧化的si衬层222a。换句话说，在进行退火处理之后，si衬层222的一部分保持未氧化。退火处理可用以提供足够的热能以引发si衬层222中的硅的氧化，但在不产生损坏装置200的其他部件的过多热量的温度下进行。在一些实施例中，退火处理在约摄氏400度至约摄氏600度的温度下进行。因此，退火处理提供了用于使内层介电(ild)层218硬化及移动内层介电(ild)层218中的过量氧原子240以与si衬层222的元素硅反应，进而局部氧化si衬层222，以形成氧化硅及/或二氧化硅。在一些实施例中，在操作步骤112中，si衬层222并未因退火处理而完全氧化。

如上所述，由于在操作步骤112中的(局部)氧化制程，si衬层222的体积膨胀，进而向设置于其下方的装置200部分施加压缩应力。在一些实施例中，如在图6中由指向相对方向的箭头所示，局部氧化的si衬层222a在源极/漏极(s/d)特征部件214p上施加压缩应力250，其后续在通道区216p上施加压缩应力，进而增加了pfet的载子迁移率。需注意的是由于在操作步骤108中已经去除了si衬层222，所以nmos区200n没有任何局部氧化的si衬层222a，因此在通道区216n中没有压缩应力。对于在操作步骤108中没有去除si衬层222的实施例中，操作步骤112中si衬层222的局部氧化也可以在通道区216n中施加压缩应力。然而，由于通道区216n的载子迁移率通常通过施加拉伸应力来改善，因此施加到通道区216n的任何压缩应力会降低nfet的载子迁移率。因此，在操作步骤108中去除si衬层222是用来提高装置200(pmos区200p及nmos区200n中的装置的组合)的整体效能。

在一些实施例中，可理解的是在进行操作步骤112之前，内层介电(ild)层218中过量氧原子240的浓度可能不足以使si衬层222完全氧化。在本公开的一些实施例中，当后续的制程步骤(以下详细讨论)期间形成源极/漏极(s/d)接触电极时，包括至少一些未氧化的元素硅的硅衬层可能对装置200部分的蚀刻有不利地影响。也应理解的是施加至通道区216p的压缩应力的量随si衬层222的体积膨胀程度(此对应于si衬层222的氧化程度)而变化。因此，为了使施加在通道区216p上的压缩应力250最大化，需要获得完全氧化的si衬层。在一些实施例中，方法100省略了操作步骤112，使得si衬层222保持未氧化，直到实施后续的布植及烘烤制程，如以下详细讨论的。

之后，请参照图7，在方法100的操作步骤114中，平坦化装置200的上表面，而露出虚置栅极结构210。在一些实施例中，方法100是沿着虚置栅极结构210的上表面进行cmp制程，其随后去除局部氧化的si衬层222a的一部分及蚀刻停止层(esl)220的一部分。在进行操作步骤114之后，局部氧化的si衬层222a及蚀刻停止层(esl)220的一部分余留于源极/漏极(s/d)特征部件214p及214n以及栅极间隙壁212的上方。

现在请参照图8，在方法100的操作步骤116中，对装置200进行布植制程260。在一些实施例中，用掺杂剂262轰击包括二氧化硅(sio2)的内层介电(ild)层218，导致使二氧化硅中硅及氧的键结断裂，从而释放氧原子242而扩散穿过内层介电(ild)层218。掺杂剂262可包括非金属元素，例如氮、硅、锗或其组合。当然，只要满足以下标准，其他非金属掺杂剂也可适用于进行布植制程260。首先，掺杂剂262的尺寸应实质上相似于硅(其为内层介电(ild)层218的主要组成)。一方面，如果掺杂剂262的尺寸远小于硅的尺寸，则掺杂剂262可完全穿透内层介电(ild)层218并且撞击装置200的下方的部件(例如，源极/漏极(s/d)特征部件214p、源极/漏极(s/d)特征部件214n、通道区216p及/或通道区216n)。另一方面，如果掺杂剂262的尺寸远大于硅的尺寸，则掺杂剂262可能无意中对内层介电(ild)层218造成结构损坏。第二，由于在进行布植制程260之后至少一部分掺杂剂262余留于内层介电(ild)层218内，因此掺杂剂262应不含任何金属元素，以避免在内层介电(ild)层218中形成导电路径并对装置200的效能造成不利影响。

任何合适的布植制程(例如，离子布植)可适用于本实施例。可调整参数，诸如布植能量、掺杂剂262的剂量，布植角度及/或其他合适的参数，以在操作步骤116中获得布植结果。在一些实施例中，掺杂剂262的穿透深度d为：不大于虚置栅极结构210的高度gh的约一半，以防止掺杂剂262撞击装置200的下方的部件，穿透深度d是自虚置栅极结构210的上表面进行测量。在一些实施例中，通过调节布植能量来控制穿透深度d。举例来说，增加布植能量会增加穿透深度d，减小布植能量则会减少穿透深度d。在一些示例中，布植能量可在约5kev至约50kev的范围，例如，约5kev。当然，上述能量范围仅用于说明性目的，并且可根据装置200的高度gh进行调节。可理解的是增加装置200的高度gh通常需要增加布植能量以实现本公开所讨论的结果。

在一些实施例中，掺杂剂262的剂量在约6.6e14cm^-2至约3.0e15cm^-2的范围，此造成内层介电(ild)层218内的浓度在约1e20cm^-3至约5e20cm^-3的范围或是重量百分比在约0.5％至约2％的范围。一方面，若掺杂剂262的浓度下降到约0.5％以下，则断开硅及氧之间的键结的效果将会降低，导致较少的氧原子可用于扩散穿透内层介电(ild)层218。另一方面，若掺杂剂262的浓度高于约2％，则过量的掺杂剂262会无意中影响内层介电(ild)层218及/或位于其下方的任何部件的结构及效能。

请参照图9，在方法100的操作步骤118中，去除虚置栅极结构210以形成栅极沟槽270。方法100选择性去除虚置栅极结构210，而未去除或实质上未去除装置200的其他部分。在一些实施例中，图案化的罩幕部件(未示出)形成于装置200上方，以露出虚置栅极结构210，后续通过任何合适的蚀刻制程将其去除，例如干蚀刻制程。然后可通过任何合适的方法(例如，等离子体灰化及/或阻剂剥离)自装置200去除图案化的罩幕部件。在一些实施例中，尽管掺杂剂262对于装置200的各种部件而言通常具有化学惰性，然而掺杂剂262仍会余留于内层介电(ild)层218内。基于此，为了清楚起见，在后续附图中省略了掺杂剂262。在一些实施例中，在去除虚置栅极结构210之后，一界面层(未示出)余留于栅极沟槽270内，并且之后成为后续形成的高k金属栅极(hkmg)的一部分。

请参照图10，在方法100的操作步骤120中，对装置200进行依烘烤制程264。在一些实施例中，烘烤制程264用以促进氧原子242扩散至局部氧化的si衬层222a内并于pmos区200p中，将局部氧化的si衬层222a转化为完全氧化的si衬层222b。在一些实施例中，如图10中的虚线箭头所示氧原子242通过烘烤制程264驱入于局部氧化的si衬层222a内，并且用以与任何余留的元素硅反应而形成如前述所定义的氧化的硅化合物sixoy。在一些实施例中，x/y约为1或1/2，亦即完全氧化的si衬层222b包括氧化硅、二氧化硅或其组合。在一些实施例中，烘烤制程264进一步氧化存在于局部氧化的si衬层222a内的一部分氧化硅，以形成二氧化硅。另外，烘烤制程264也造成pmos区200p及/或nmos区200n内一些过量的氧原子240(未示出图10中)及/或氧原子242发生释气并逃离装置200。在一些实施例中，由于氧原子242扩散至pmos区200p内的局部氧化的si衬层222a中，来自pmos区200p的释气的氧原子的数量小于来自nmos区200n的释气的氧原子的数量。

图13中示出穿过蚀刻停止层(esl)220、完全氧化的si衬层222b及内层介电(ild)层218的氧化硅及二氧化硅浓度分布，以更好说明本文的实施例。在一些实施例中，完全氧化的si衬层222b包括氧化硅及二氧化硅的组合。在一些实施例中，内层介电(ild)层218内的二氧化硅的浓度大于完全氧化的si衬层222b内的二氧化硅的浓度，且内层介电(ild)层218内的氧化硅的浓度大于内层介电(ild)层218内的二氧化硅的浓度。换句话说，完全氧化的si衬层222b内的氧化硅(sio)的浓度朝着完全氧化的si衬层222b与内层介电(ild)层218之间的界面(由虚线表示)降低，而二氧化硅的浓度朝相同的界面增加。在一些实施例中，完全氧化的si衬层222b内的二氧化硅的浓度大于氧化硅的浓度。此外，蚀刻停止层(esl)220可实质上不含任何氧化硅或二氧化硅。仍请参照图13，在一些实施例中，如完全氧化的si衬层222b及内层介电(ild)层218之间的虚线所指示的，这种浓度变化在界面处为渐变的。

重要的是在一些实施例中，完全氧化的si衬层222b实质上不含任何元素(即，未氧化)的硅。据此，在完全氧化的si衬层222b内的元素硅的量显然不足，使得其无法于上述的后续蚀刻接触沟槽产生不利地影响。在非限制性示例中，在完全氧化的si衬层222b内，未氧化的元素硅的量可小于约0.1％的重量百分比。

可理解的是，烘烤制程264也造成氧原子242扩散至界面层(例如，如图11及图12所示的界面层282，在去除虚置栅极结构210之后，余留于栅极沟槽270内)内，导致界面层的再生长。若大量的氧原子242扩散到界面层内，则过量的再生长会形成较厚的界面层，因而增加装置200的电阻。然而，在一些实施例中，si衬层222(或部分氧化的si衬层222a)因与氧原子242反应形成一或多种氧化的硅化合物而减少了氧原子242的总量，因而降低了界面层的再生长。

在一些实施例中，在约摄氏400度至约摄氏650度的温度下进行烘烤制程264，温度范围需用以为确保适当的装置效能。一方面，如果温度小于约摄氏400度，则热能将不足以引起氧原子242扩散至局部氧化的si衬层222a内(以及其后续的氧化)。另一方面，如果温度大于约摄氏650度，则过多的热量会使源极/漏极(s/d)特征部件214p及214n内的掺杂物失去活性而降低了装置200的效能。在一些实施例中，烘烤制程264在高于先前操作步骤112及图6讨论的退火过程的温度下进行，其仅局部氧化si衬层222。在一些示例中，烘烤制程264可持续约0.3小时至约2小时。可理解的是烘烤制程264的持续时间不限于此范围，且可根据内层介电(ild)层218的厚度而有所变化。

之后，请参照图11，在方法100的操作步骤122中，形成高k金属栅极(hkmg)堆叠280于每一栅极沟槽270内。每一高k金属栅极(hkmg)堆叠280可包括设置于通道区216p及216n上方的界面层282、设置于界面层282上方的高k介电层(未示出)以及设置于高k介电层上方的金属栅极堆叠284。金属栅极堆叠284可进一步包括至少一个功函数金属层(未示出)及设置在其上的块体导电层(未示出)。界面层282可在操作步骤122中形成为高k金属栅极(hkmg)堆叠280的一部分，或者可在操作步骤102中的沉积虚置栅极结构210之前形成，且可在操作步骤118中去除虚置栅极结构210之后余留于栅极沟槽270内。在一些实施例中，将前述情况示出为非限制性示例。功函数金属层可为p型或n型功函数金属层。示例性功函数金属可包括：tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他合适的功函数材料或其组合。块体导电层可包括：cu、w、al、co、ru、其他合适的金属或其组合。高k金属栅极(hkmg)堆叠280可进一步包括其他膜层(未示出)，例如盖层、阻障层、其他合适的膜层或其组合。高k金属栅极(hkmg)堆叠280的各个膜层可通过任何合适的方法来沉积，例如化学氧化、热氧化、ald、cvd、pvd、电镀、其他合适的方法或其组合。

请参照图12，在方法100的操作步骤124中，形成源极/漏极(s/d)接触电极290于源极/漏极(s/d)特征部件214p及/或214n上方，其中每一源极/漏极(s/d)接触电极290用以将源极/漏极(s/d)特征部件214p/214n内连接至后续形成的通孔电极、导线及/或其他内连接结构。源极/漏极(s/d)接触电极290的制作可通过先沉积内层介电(ild)层288于内层介电(ild)层218上；形成图案化的罩幕部件(未示出)，其露出位于源极/漏极(s/d)特征部件214p/214n上方的一部分的装置200；蚀刻去除露出部分以形成接触沟槽(未示出)；沉积导电材料于接触沟槽内；以及接着进行平坦化装置200的上表面以形成源极/漏极(s/d)接触电极290。内层介电(ild)层288可实质上相似于内层介电(ild)层218，且可通过本公开讨论的任何合适的方法形成。导电材料可包括：cu、w、al、co、ru、其他合适的金属或其组合并通过cvd、pvd、电镀、其他合适的方法或其组合形成。如本公开所述，部分的完全氧化的si衬层222b及部分的蚀刻停止层(esl)220余留于pmos区域220p内的源极/漏极(s/d)接触电极290的侧壁上，同时部分的蚀刻停止层(esl)220余留于nmos区200n内的源极/漏极(s/d)接触电极290的侧壁上。之后，在方法100的操作步骤126中，可对装置200实施其他制程步骤。举例来说，方法100可于装置200上形成其他接触特征部件，可包括位于高k金属栅极(hkmg)堆叠280上的栅极接触电极、垂直内连接特征部件(例如，通孔电极)、水平内连接特征部件(例如，金属线)、其他内连接结构或其组合。

在一些实施例中，源极/漏极(s/d)接触电极290的制作包括蚀刻部分的内层介电(ild)层288及218、部分的完全氧化的si衬层222b及部分的蚀刻停止层(esl)220，以形成如上所述的接触沟槽。一般而言，蚀刻制程使用一般蚀刻剂来去除位于源极/漏极(s/d)特征部件214p/214n上方包含于膜层(例如，蚀刻停止层(esl)220、完全氧化的si衬层222b、内层介电(ild)层218及内层介电(ild)层288)的介电材料，例如氮化硅、氧化硅及/或二氧化硅。然而，若形成源极/漏极(s/d)接触电极290之前，余留于装置200内为局部氧化的si衬层222a而非完全氧化的si衬层222b，则其内的元素硅对于蚀刻停止层(esl)220内的介电材料具有蚀刻选择比。在上述的示例中，如图12中虚线的轮廓292所示，元素(即，未氧化的)硅的存在限制了蚀刻的程度并减小了接触沟槽的底部宽度。因此，减小了源极/漏极(s/d)接触电极290与源极/漏极(s/d)特征部件214p/214n之间的接触面积，无意中增加了装置200的接触电阻。本公开提供的实施例通过进行布植制程260，后续进行烘烤制程264以确保所有或实质上所有的元素硅于si衬层222内完全氧化，进而形成如上所述的完全氧化的si衬层222b。

尽管未意图限定，然而本公开的一或多个实施例为半导体装置及其制造方法提供了许多益处。本公开提供了半导体装置的p型通道区引发应力(例如，压缩应力)的方法。在一些实施例中，引发压缩应力是通过沉积硅衬层于p型通道区上，并使硅衬层经受一系列布植处理及热处理来完全氧化硅衬层内元素硅。在一些实施例中，布植处理用以从形成于硅衬层上方的内层介电(ild)层内的二氧化硅中释出氧原子，然后热处理促进氧原子向硅衬层(随后因氧原子而氧化)内的扩散。如本公开所述，氧化的硅衬层体积膨胀，继而向装置的p型通道区施加压缩应力，进而增加了p型通道区的压缩应力，以改善载子迁移率。

在一实施例中，提供一种半导体结构的制造方法包括：形成一硅衬层于一半导体装置上方，半导体衬层包括一虚置栅极结构，设置于一基底上方；以及多个源极/漏极(s/d)特征部件，与虚置栅极结构相邻设置，其中虚置栅极结构横越源极/漏极(s/d)特征部件之间的一通道区。上述方法还包括：形成一内层介电(ild)层于硅衬层上，硅衬层具有元素硅；引入掺杂剂于内层介电(ild)层内；以及去除虚置栅极结构以形成一栅极沟槽。之后，上述方法继续对掺杂的内层介电(ild)层进行依热处理，以氧化硅衬层；以及形成一金属闸堆叠于栅极沟槽内及氧化的硅衬层上方。

在另一实施例中，提供一种半导体结构包括：多个源极/漏极(s/d)特征部件，设置于一半导体基底上；一金属栅极堆叠，设置于源极/漏极(s/d)特征部件之间，其中金属栅极堆叠横越源极/漏极(s/d)特征部件之间的一通道区；多个栅极间隙壁，设置于金属栅极堆叠的侧壁上；以及一蚀刻停止层(esl)，设置于栅极间隙壁及源极/漏极(s/d)特征部件上方。半导体结构还包括：一氧化衬层，设置于蚀刻停止层(esl)上方，其中氧化衬层包括氧化硅及二氧化硅；以及一内层介电(ild)层，设置于氧化衬层上，其中内层介电(ild)层的组成不同于氧化衬层的组成。

又一实施例中，提供一种半导体结构包括：一第一半导体装置及一第二半导体装置，设置于一基底上方。具体地，第一半导体装置包括：多个第一源极/漏极(s/d)特征部件，设置于基底上方；一第一高k金属栅极(hkmg)堆叠设置于基底上方，其中第一高k金属栅极(hkmg)堆叠横越第一源极/漏极(s/d)特征部件之间的一第一通道区，且第一通道区为p型；多个第一栅极间隙壁，设置于第一高k金属栅极(hkmg)堆叠的侧壁上；一蚀刻停止层(esl)，设置于第一栅极间隙壁及第一源极/漏极(s/d)特征部件上；一氧化层，设置于蚀刻停止层(esl)上，其中氧化物层施加压缩应力于第一通道区；以及一内层介电(ild)层，设置于氧化层上，其中内层介电(ild)层的组成不同于氧化物层的组成。再者，第二半导体装置包括：多个第二源极/漏极(s/d)特征部件，设置于基底上方；一第二高k金属栅极(hkmg)堆叠，设置于基底上方，其中第二高k金属栅极(hkmg)堆叠横越第二源极/漏极(s/d)特征部件之间的一第二通道区，且第二通道区为n型；多个第二栅极间隙壁，设置于第二高k金属栅极(hkmg)堆叠的侧壁上；蚀刻停止层(esl)，设置于第二栅极间隙壁及第二源极/漏极(s/d)特征部件上；以及内层介电(ild)层，设置于蚀刻停止层(esl)上方。

以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它制程或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的精神及保护范围内，且可在不脱离本公开的精神及范围内，当可作变动、替代与润饰。