半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的不断发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路芯片朝向更高的器件密度、更高的集成度方向发展。通常一套完整的集成电路包含集成在同一半导体衬底上的第一区器件和第二区器件，所述第一区器件至少为一个，所述第一区器件为至少一个输入/输出器件，所述第二区器件形成第二区内，用于实现集成电路主要的功能，所述输入/输出器件用于为第二区器件提供相应的输入信号或者将第二区器件的相应信号输出，所述输入/输出器件的工作电压不低于所述第二区器件的工作电压。由于第一区器件和第二区器件工作电压的不同，相应的器件的结构也不同。
3.随着集成电路技术不断发展到纳米级以下，集成电路设计需求与现有的器件工艺可能产生不兼容的问题，如现有器件性能无法满足电路设计需求，因此需要不断引入新的先进工艺，来不断改善器件的性能。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构的性能。
5.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括第一区；位于第一区上的第一栅极结构，所述第一栅极结构包括第一栅极，第一栅极内具有至少一个第一栅极开口；位于所述第一栅极开口内具有第二栅极，所述第二栅极的材料与所述第一栅极的材料不同。
6.可选的，所述第二栅极的材料的电阻率低于所述第一栅极的材料的电阻率。
7.可选的，所述第二栅极的材料为金属；所述第一栅极的材料为多晶硅。
8.可选的，所述第一栅极内具有第一掺杂离子，所述第一掺杂离子为n型离子或p型离子。
9.可选的，还包括：位于所述第一栅极结构两侧的衬底内的第一源漏区。
10.可选的，还包括：位于所述第一源漏区表面的第一接触层；所述第一接触层的材料为金属硅化物层。
11.可选的，所述衬底还包括第二区。
12.可选的，还包括：位于所述第二区上的第二栅极结构。
13.可选的，所述第二栅极结构包括第三栅极，所述第三栅极的材料包括金属。
14.可选的，所述第二栅极结构还包括：位于所述第三栅极和所述衬底之间的第二栅介质层。
15.可选的，所述第二栅介质层的材料包括高k介质材料。
16.可选的，所述第二栅极结构还包括：位于所述衬底与第二栅介质层之间的氧化硅层；位于所述第二栅介质层和所述第三栅极之间的氮化钛层。
17.可选的，还包括：分别位于所述第二栅极结构两侧的衬底内的第二源漏区。
18.可选的，还包括：位于所述第二源漏区表面的第二接触层；所述第二接触层的材料为金属硅化物。
19.可选的，所述第一栅极开口沿栅极长度方向的尺寸小于或等于2微米。
20.可选的，所述第一栅极开口深度低于所述第一栅极的厚度。
21.可选的，所述第一栅极结构还包括：位于所述第一栅极和所述衬底之间的第一栅介质层。
22.可选的，所述第一栅介质层的材料包括氧化硅。
23.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区；在所述第一区上形成初始第一栅极结构，所述初始第一栅极结构包括初始第一栅极；在初始第一栅极内形成至少一个第一栅极开口，以所述初始第一栅极结构形成第一栅极结构，并以所述初始第一栅极形成第一栅极；在所述第一栅极开口内形成第二栅极，所述第一栅极的材料和第二栅极的材料不同。
24.可选的，初始第一栅极结构的形成方法包括：在第一区上形成初始第一栅极层；图形化所述初始第一栅极层，形成所述初始第一栅极。
25.可选的，所述初始第一栅极结构的形成方法还包括：在所述初始第一栅极内掺杂第一掺杂离子，所述第一掺杂离子为n型或p型。
26.可选的，所述初始第一栅极结构的形成方法还包括：在所述初始第一栅极与所述衬底之间形成第一栅介质层；所述第一栅介质层的材料包括氧化硅。
27.可选的，所述初始第一栅极结构还包括：位于所述初始第一栅极上的第一硬掩膜层。
28.可选的，图形化所述初始第一栅极层的方法包括：在初始第一栅极层表面形成第一硬掩膜材料层；图形化所述第一硬掩膜材料层以形成第一硬掩膜层，所述第一硬掩膜层暴露出部分所述初始第一栅极层表面；以所述第一硬掩膜层为掩膜，刻蚀所述初始第一栅极层直到露出所述衬底表面，形成所述初始第一栅极。
29.可选的，还包括：在所述衬底表面形成层间介质层，所述层间介质层还位于所述初始第一栅极结构侧壁表面。
30.可选的，所述第一栅极开口的和第一栅极的形成方法包括：在所述初始第一栅极表面形成图形化层，所述图形化层暴露出部分所述初始第一栅极表面；以图形化层为掩膜刻蚀所述初始第一栅极，形成所述第一栅极以及所述第一栅极开口；在形成所述第一栅极开口之后，去除所述图形化层。
31.可选的，所述层间介质层的形成方法包括：在所述衬底上和所述初始第一栅极结构的侧壁和顶部表面形成层间介质材料膜；平坦化所述层间介质材料膜，形成所述层间介质层。
32.可选的，所述第二栅极的形成方法包括：在所述第一栅极开口内填充满第二栅极材料层；平坦化所述第二栅极材料层直至暴露出所述第一栅极表面，以形成所述第二栅极。
33.可选的，所述平坦化的工艺为机械化学研磨工艺。
34.可选的，所述第二栅极材料为金属。
35.可选的，在形成初始第一栅极结构之后，且在形成所述第一栅极开口之前，还包括：在所述在初始第一栅极结构两侧的第一区内分别形成第一源漏区。
36.可选的，还包括：在所述第一源漏区表面形成第一接触层；所述第一接触层的材料为金属硅化物。
37.可选的，还包括：所述衬底还包括第二区；在部分所述第二区上形成第二栅极结构，所述第二栅极结构包括第三栅极，所述第三栅极的材料与所述第二栅极的材料相同。
38.可选的，所述第二栅极结构的形成方法包括：在所述第二区上的层间介质层内形成第二栅极开口；在所述第二栅极开口内形成第三栅极。
39.可选的，所述第二栅极开口的形成方法包括：在形成所述层间介质层之前，在所述第二区上形成伪栅极结构，所述伪栅极结构包括伪栅极层；所述层间介质层还位于所述伪栅极结构侧壁且暴露出所述伪栅极层顶部表面；去除所述伪栅极层，在所述层间介质层内形成所述第二栅极开口。
40.可选的，在所述第一栅极开口内形成第二栅极的同时，在所述第二栅极开口内形成第三栅极；所述第二栅极和第三栅极的形成方法包括：在所述层间介质层表面、第一栅极开口内和第二栅极开口内形成第二栅极材料层；平坦化所述第二栅极材料层直至暴露出所述第一栅极表面为止，形成所述第二栅极和第三栅极。
41.可选的，所述平坦化所述栅极材料层的工艺为机械化学研磨工艺。
42.可选的，所述伪栅极结构和初始第一栅极结构同时形成，所述伪栅极结构和初始第一栅极结构的形成方法包括：在第一区上形成初始第一栅极层；在所述初始第一栅极层上和所述第二区上形成初始伪栅极层；在所述初始伪栅极层上形成第二硬掩膜材料层；刻蚀所述第二硬掩膜材料层直到暴露出部分第一区上的初始伪栅极层，形成初始第二硬掩膜层；以所述初始第二硬掩膜层刻蚀第一区的初始伪栅极层，直至暴露出所述初始第一栅极层表面为止，在部分所述初始第一栅极层上形成过渡掩膜层；在形成过渡掩膜层之后，去除第二区的部分初始第二掩膜层，暴露出第二区的部分初始伪栅极层表面，在第二区形成第二掩膜层；以所述第二掩膜层和过渡掩膜层刻蚀所述初始第一栅极层和所述初始伪栅极层，直到暴露出所述衬底表面，形成所述第一栅极和所述伪栅极层。
43.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
44.本发明技术方案提供的半导体结构，位于所述第一区上的第一栅极结构，所述第一栅极结构包括第一栅极，第一栅极内具有至少一个第一栅极开口，位于所述第一栅极开口内具有第二栅极，由于所述第二栅极的材料与所述第一栅极的材料的不同，可以根据不同的集成电路对第一栅极结构性能需求选用具有不同性能的第二栅极材料，从而达到调节所述第一栅极结构性能的目的，进而满足更多的集成电路设计需求。
45.进一步，所述第二栅极的材料为金属，所述第一栅极的材料为多晶硅，由于金属的电阻率值低于多晶硅的电阻率，使由所述第一栅极和所述第二栅极组成的栅极电阻率值降低，故而不需要运行复杂的金属硅化物工艺，就可以得到一种低电阻的多晶硅栅结构。
46.进一步，所述第二栅极的材料为金属，所述第一栅极通过所述第二栅极与接触塞相连接，由于金属的电阻率值低于多晶硅的电阻率，所述第一栅极和所述第二栅极形成的栅极结构与所述接触塞的之间具有较低的接触电阻，不需要运行金属硅化物工艺在所述第
一栅极表面形成低阻的接触层，节省了工序。
47.进一步，所述第一栅介质层的材料包括氧化硅，因此所述第一栅极结构的阈值电压较低。
48.本发明技术方案中的半导体结构的形成方法，在初始第一栅极内形成至少一个第一栅极开口，以所述初始第一栅极结构形成第一栅极结构，并以所述初始第一栅极形成第一栅极，在所述第一栅极开口内形成第二栅极，所述第一栅极的材料和第二栅极的材料不同，可以通过改变开口数量，开口尺寸，以及开口内填充第二栅极材料的性能等来改变第一栅极和第二栅极所形成的栅极的性能，从而得到更优化的栅极结构性能。
49.进一步，所述第一栅极开口沿栅极长度方向的尺寸小于或等于2微米，故所述第二栅极尺寸较小，采用机械化学研磨工艺平坦化所述第二栅极材料时，不容易产生“凹陷”缺陷从而不会导致第二栅极被磨没的情况，进一步保护第二栅极下方第一栅极，从而提高了第一区第一栅极结构的性能。
50.进一步，所述第二栅极的材料为金属，所述第一栅极的材料为多晶硅，由于金属的电阻率值低于多晶硅的电阻率，使由所述第一栅极和所述第二栅极组成的栅极电阻率值降低，故而不需要运行复杂的金属硅化物工艺，就可以得到一种低电阻的多晶硅栅结构。
51.进一步，所述第二栅极的材料为金属，所述第一栅极通过所述第二栅极与接触塞相连接，由于金属的电阻率值低于多晶硅的电阻率，所述第一栅极和所述第二栅极形成的栅极结构与所述接触塞的之间具有较低的接触电阻，不需要运行金属硅化物工艺在所述第一栅极表面形成低阻的接触层，节省了工序步骤。
52.进一步，所述第一栅介质层的材料包括氧化硅，因此所述第一栅极结构的阈值电压较低。
附图说明
53.图1是一种半导体结构的剖面结构示意图；
54.图2至图8为本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图；
55.图9至图16为本发明另一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
56.如背景技术所述，现有技术中形成的半导体结构的性能有待改善。现结合一种半导体的结构进行说明分析。
57.图1是一种半导体结构的剖面结构示意图。
58.请参考图1，提供衬底100，覆盖部分所述衬底100表面形成多晶硅栅结构101，所述多晶硅栅结构101包括位于所述衬底100表面的栅介质层102，以及位于所述栅介质层102表面的多晶硅栅极103。
59.上述方法中，所述多晶硅栅极由于其电阻率较高，随着半导体的不断发展，越来越无法满足现有器件的要求。另一实施例中，通过在所述多晶硅栅极内部掺入高剂量的掺杂剂来降低所述栅极结构的阈值电压和电阻率，但所述多晶硅栅极的电阻率依然很高。随着
器件的特征尺寸不断缩小到亚微米甚至纳米级，多晶硅栅电阻率高的问题变得越发严重。为了降低所述多晶硅栅的电阻率，又一种实施例中，采用金属硅化物工艺在所述多晶硅栅极表面形成一层金属硅化物来降低所述多晶硅栅结构的电阻。
60.为了解决上述问题，本发明提供的一种半导体结构及其形成方法中，位于第一区上的第一栅极结构，所述第一栅极结构包括第一栅极，在第一栅极内具有至少一个第一栅极开口，所述第一栅极开口内具有第二栅极，由于所述第二栅极的材料与所述第一栅极的材料的不同，可以根据不同的集成电路对第一栅极结构性能需求选用具有不同性能的第二栅极材料，达到调节所述第一栅极结构性能的目的，如选择低电阻率的第二栅极材料，可以使所述第一栅极结构的电阻率降低，而不需要运行复杂的金属硅化物工艺，从而满足更多的集成电路设计需求。
61.为使本发明的上述目的、特性和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
62.图2至图8为本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
63.请参考图2，提供衬底200，所述衬底200包括第一区201。
64.本实施例中，所述衬底200还包括：基底202，位于所述衬底200上部的隔离结构203和位于所述衬底200中的深阱204。所述隔离结构203用于实现半导体不同器件之间的电绝缘。所述深阱204用于隔离外界对后续衬底上形成的器件产生的噪音。
65.所述基底202的材料包括单晶硅，所述隔离结构203的材料包括氧化硅。
66.本实施例中，所述深阱204为n型阱，其形成方法包括：沿垂直于所述衬底200方向，向衬底注入离子为磷，注入能量为10千电子伏～3000千电子伏，注入剂量为10
12
cm-2
～10
14
cm-2
，以形成所述深阱204。其他实施例中，所述深阱在所述衬底内注入硼离子形成p型阱。
67.请参考图3，在所述第一区201上形成初始第一栅极结构205，所述初始第一栅极结构205包括初始第一栅极207。
68.本实施例中所述初始第一栅极结构205还包括第一栅介质层206和第一硬掩膜层208。其他实施例中，所述初始第一栅极结构包括第一栅介质层和初始第一栅极，且所述初始第一栅极结构不包括第一硬掩膜层。
69.所述第一栅介质层206的材料包括氧化硅。
70.所述初始第一栅极207材料包括多晶硅。
71.本实施例中所述初始第一栅极207内还具有第一掺杂离子，所述第一掺杂离子为n型或p型。所述掺杂离子的掺入方法包括离子注入。所述第一掺杂离子可以调节后续形成的半导体器件的阈值电压，以及降低多晶硅栅极电阻率。
72.所述初始第一栅极结构205的形成方法包括：在第一区201上形成初始第一栅极层；图形化所述初始第一栅极层，形成所述初始第一栅极207。
73.在本实施例中，图形化所述初始第一栅极层的方法包括：在初始第一栅极层表面形成第一硬掩膜材料层；图形化所述第一硬掩膜材料层以形成第一硬掩膜层208，所述第一硬掩膜层208暴露出部分所述初始第一栅极层表面；以所述第一硬掩膜层208为掩膜，刻蚀所述初始第一栅极层直到露出所述衬底200表面，形成所述初始第一栅极207。
74.在本实施例中，在形成所述初始第一栅极层之前，还包括在所述第一区201表面形成第一栅介质材料层；刻蚀所述初始第一栅极层后，所述第一栅介质材料层被刻蚀形成所述第一栅介质层206。
75.所述第一硬掩膜层208的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
76.请参考图4，在所述初始第一栅极结构205两侧的第一区201内分别形成第一源漏区209。
77.所述初始第一栅极结构205底部，且位于所述第一源漏区209之间形成沟道，所述栅极长度的方向指沟道长度方向。
78.请参考图5，在所述第一源漏区209表面形成第一接触层210。
79.所述第一接触层210的材料为金属硅化物。
80.所述第一接触层210的形成方法包括：在所述初始第一栅极结构205表面形成保护层；采用自对准硅化工艺在所述第一源漏区209表面形成金属硅化物层，以形成所述第一接触层210；在形成所述第一接触层210后去除所述保护层。
81.所述第一接触层210位于所述第一源漏区208表面，其电阻率低于所述第一源漏区208，从而使器件的第一源漏区209与后续形成的接触塞之间的接触电阻降低，改善了器件的性能。
82.请参考图6，在所述衬底200表面形成层间介质层211，所述层间介质层211还位于所述初始第一栅极结构205(如图5所示)侧壁表面。
83.本实施例中，所述层间介质层211暴露出所述初始第一栅极207顶部表面。其他实施例中，所述层间介质层211不暴露出所述初始第一栅极207顶部表面。
84.所述层间介质层211用于后续器件制造工艺中隔离金属互连线与器件，降低金属与衬底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
85.所述层间介质层211的材料包括氧化硅。
86.所述层间介质层211的形成方法包括：采用化学气相沉积工艺在所述衬底200表面、所述第一接触层210表面和所述初始第一栅极结构205侧壁表面沉积层间介质材料层；采用化学机械研磨工艺平坦化所述层间介质材料层，直至暴露出初始第一栅极207的顶部表面。
87.请参考图7，在所述初始第一栅极207的表面形成至少一个第一栅极开口212，以所述初始第一栅极结构205(如图5所示)形成第一栅极结构213，并以所述初始第一栅极207(如图5所示)形成第一栅极214。
88.所述第一栅极开口212和所述第一栅极214的形成方法包括：在所述初始第一栅极207表面形成图形化层，所述图形化层暴露出部分所述初始第一栅极207表面；以图形化层为掩膜刻蚀所述初始第一栅极207，形成所述第一栅极214以及所述第一栅极开口212；在形成所述第一栅极开口212之后，去除所述图形化层。
89.所述第一栅极开口212的深度低于所述第一栅极214的厚度。所述第一栅极开口212底部和侧壁均保留部分初始第一栅极207以形成所述第一栅极214。
90.本实施例中，所述第一栅极开口212的数量为两个。其他实施例中，所述第一栅极开口的数量不限于两个。
91.本实施例中，所述第一栅极开口212沿栅极长度方向的尺寸小于或等于2微米。其他实施例中，对所述第一栅极开口212的尺寸不做限制。
92.后续将在所述第一栅极开口212内填充第二栅极材料以形成第二栅极。
93.请参考图8，在所述第一栅极开口212(如图7所示)内形成第二栅极215，所述第一栅极的材料和第二栅极的材料不同。
94.所述第二栅极215的形成方法包括：在所述第一栅极开口212内填充满第二栅极材料层；平坦化所述第二栅极材料层直至暴露出使所述第一栅极214表面，以形成所述第二栅极215。
95.在所述第一栅极开口212内填充满第二栅极材料层的工艺包括原子层淀积工艺，物理气相沉积工艺，或电镀工艺等。本实施例，所述第一栅极开口212内填充满第二栅极材料层的工艺为原子层淀积工艺。
96.平坦化所述第二栅极材料层的工艺包括机械化学研磨工艺。
97.所述第二栅极215的材料包括金属，如：铜、铝或者钨。
98.由于所述第二栅极材料的电阻率低于所述第一栅极材料，由所述第一栅极214和所述第二栅极215组成的栅极，其电阻率较低。所述第一栅极214、所述第一栅极开口212的尺寸及第二栅极215填充的材料性能整体上决定了由第一栅极和第二栅极组成的栅极的性能，可以通过调节第一栅极开口212尺寸，所述第二栅极215的材料性能来获得具有目标电阻率的栅极。
99.后续在所述第二栅极上形成接触塞，由于所述第二栅极材料的电阻率低于所述第一栅极材料，不需要运行金属硅化物工艺，使所述第一栅极214与所述接触塞的接触电阻降低，节省了工序步骤。
100.所述填充栅极材料的工艺包括原子层淀积工艺。所述原子层沉积工艺具有很好的台阶覆盖率，使所述第一栅极开口212得到很好的填充。
101.相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图8，包括：衬底200，所述衬底包括第一区201；位于所述第一区201上的第一栅极结构213，所述第一栅极结构213包括第一栅极214，第一栅极214内具有至少一个第一栅极开口212(如图7所示)；位于第一栅极开口212内具有第二栅极215，所述第二栅极215的材料与所述第一栅极214的材料不同。
102.所述第二栅极215的材料的电阻率低于所述第一栅极的材料的电阻率。
103.所述第二栅极215的材料为金属；所述第一栅极的材料为多晶硅。
104.所述第一栅极214内具有第一掺杂离子，所述第一掺杂离子为n型离子或p型离子。
105.所述的半导体结构，还包括：位于所述第一栅极结构213两侧的衬底内的第一源漏区209。
106.所述的半导体结构，还包括：位于所述第一源漏区209表面的第一接触层210；所述第一接触层210的材料为金属硅化物层。
107.所述第一栅极开口212深度低于所述第一栅极214的厚度。
108.所述第一栅极结构213还包括：位于所述第一栅极214和所述衬底200之间的第一栅介质层206。
109.所述第一栅介质层206的材料为氧化硅。
110.图9至图16为本发明另一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
111.请参考图9，提供衬底300，所述衬底包括第一区301和第二区302。
112.在本实施例中，所述第一区301用于形成第一区器件；所述第二区302用于形成第二区器件。
113.所述衬底300还包括：基底303和位于所述衬底300上部的绝缘隔离结构305。所述隔离结构用于实现半导体不同器件之间的电绝缘。所述基底303的材料包括单晶硅，所述隔离结构305的材料包括氧化硅。
114.本实施例中，所述深阱304为n型阱，其形成方法包括：沿垂直于所述衬底300方向，向衬底注入离子为磷，注入能量为10千电子伏～3000千电子伏，注入剂量为10
12
cm-2
～10
14
cm-2
，以形成所述深阱304。其他实施例中，所述深阱在所述衬底内注入硼离子形成p型阱。
115.本实施例中，后续在所述第一区301上形成初始第一栅极结构，所述初始第一栅极结构包括第一栅极；在所述第二区302上形成伪栅极结构，所述伪栅极结构包括伪栅极层。所述初始第一栅极结构和伪栅极结构的形成过程如图10至图12所示。
116.请参考图10，在第一区301上形成初始第一栅极层306；在所述初始第一栅极层306上和所述第二区302上形成初始伪栅极层307；在所述初始伪栅极307上形成第二硬掩膜材料层401。
117.本实施例中，所述初始伪栅极层307的厚度小于或等于所述初始第一栅极层306的厚度，便于后续同步刻蚀形成伪栅极结构和初始第一栅极结构。
118.所述第二硬掩膜材料层401的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。所述第二硬掩膜材料层401用于形成初始第二硬掩膜层。
119.所述初始第一栅极层306的材料包括多晶硅。所述初始第一栅极层306用于后续形成第一栅极。
120.所述初始第一栅极层306内具有第一掺杂离子，所述掺杂离子为n型或p型离子。所述第一掺杂离子的掺入方法包括离子注入。所述第一掺杂离子可以调节后续形成的半导体结构的阈值电压，降低第一栅极的电阻率。
121.所述初始第一栅极层306的形成方法包括：在所述衬底300表面形成第一栅极材料层(图中未标出)，图形化所述第一栅极材料层，使所述第二区302表面暴露，形成所述初始第一栅极层306。
122.本实施例中，还包括：在所述第一栅极材料层表面形成初始第一硬掩膜层310，所述初始第一硬掩膜层310使所述第二区302上的第一栅极材料层暴露；以所述初始第一硬掩膜层310为掩膜刻蚀所述第一栅极材料层，直到露出所述第二区302表面，形成所述初始第一栅极层306。
123.本实施例中，还包括：在形成所述第一栅极材料层前，在所述衬底300表面形成第一栅介质材料层(图中未标出)；刻蚀所述第一栅极材料层后，刻蚀所述第一栅介质材料层，形成所述初始第一栅介质层309。
124.所述初始伪栅极层307的材料包括硅。所述初始伪栅极层307用于后续形成的伪栅
极，所述伪栅极用于形成第三栅极。
125.本实施例中，还包括：形成所述初始伪栅极层307之前，在所述初始第一硬掩膜层310和所述第二区302表面形成初始第二栅介质层311。
126.所述初始第一栅介质层309的材料包括氧化硅。所述初始第一栅介质层309用于后续形成第一栅介质层。
127.所述初始第一硬掩膜层310的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。所述初始第一硬掩膜层310用于后续形成第一硬掩膜层。
128.所述初始第二栅介质层311的材料为高k介质材料。所述初始第二栅介质层311用于后续形成第二栅介质层。所述高k介质材料的介电常数大于25，所述高k介质材料包括hfo2。所述第二栅介质层可显著减少介质层的量子隧穿效应，从而有效地改善栅极漏电流及其引起的功耗。其他实施例中，位于所述第二区表面和所述初始第二栅介质层之间还有氧化层，所述氧化层的材料包括氮氧化硅，其目的是改善高k介质材料和衬底硅的界面态。其他实施例中，位于所述初始第二栅介质层和所述初始伪栅极之间还有氮化钛层，所述氮化钛层用于调整后续所形成的器件的阈值电压。
129.本实施例中，所述初始第一栅极介质层310和所述初始第二栅介质层311分两次刻蚀形成，且采用的材料不同，所述初始第一栅介质层为氧化层，故后续形成的第一栅极的阈值电压较低。如果所述初始第一栅极介质层和所述初始第二栅介质层采用相同的材料同时形成，如均采用高k介质材料作为栅介质层，则所述第一栅的阈值电压较高，无法满足器件的要求。
130.请参考图11，刻蚀所述第二硬掩膜材料层401直到暴露出部分第一区301上的初始伪栅极层307，形成初始第二硬掩膜层308；以所述初始第二硬掩膜层308刻蚀第一区301上的初始伪栅极层307(如图10所示)，直至暴露出所述初始第一栅极层306表面为止，在部分所述初始第一栅极层306上形成过渡掩膜层312。
131.本实施例中，所述过渡掩膜层312包括第一硬掩膜层313，所述初始第一硬掩膜层310，被刻蚀形成第一硬掩膜层313。形成过渡掩膜层312后，由于所述初始伪栅极层307的厚度小于或等于所述初始第一栅极层306的厚度，所述初始第一栅极层306表面和初始第二硬掩膜层308表面大致在一个同一平面上，利于后续刻蚀形成伪栅极结构和第一栅极结构的过程实现同步，不需要分两次刻蚀。
132.请参考图12，在形成过渡掩膜层312之后(如图11所示)，去除所述第二区302上的部分初始第二掩膜层308(如图11所示)，暴露出所述第二区302的部分初始伪栅极层307(如图10所示)表面，在所述第二区302上形成第二硬掩膜层314；以所述第二硬掩膜层314和过渡掩膜层312(如图10所示)为掩膜刻蚀所述初始第一栅极层306(如图11所示)和所述第二区302上的所述初始伪栅极层307，直到暴露出所述衬底300表面，形成所述第一栅极315和所述伪栅极层316。
133.本实施例中，初始第一栅极结构317，还包括位于所述第一区301和所述第一栅极315之间的第一栅介质层318；所述伪栅极结构319还包括位于所述第二区302和所述伪栅极层316之间的第二栅介质层320。
134.本实施例中，所述初始第一栅极结构317还包括位于所述初始第一栅极上的第一
硬掩膜层；所述伪栅极结构319还包括位于所述伪栅极层316上的第二硬掩膜层314。
135.本实施例中，还包括：去除过渡掩膜层312上的部分初始伪栅极层307，露出所述第一掩膜层313表面。
136.本实施例中，以所述过渡掩膜层312为掩膜刻蚀所述初始第一栅极层306。其他实施例中，在露出所述第一掩膜层313表面后，以所述第一掩膜层313为掩膜刻蚀所述初始第一栅极层306。
137.本实施例中，所述初始第一栅介质层309被刻蚀形成第一栅介质层318；所述第二栅极介质材料层311被刻蚀形成第二栅介质层320。
138.请参考图13，在所述初始第一栅极结构317两侧的第一区301内形成第一源漏区321；在所述伪栅极结构319两侧的第二区302内形成第二源漏区322；在所述第一源漏区321表面形成第一接触层323；在所述第二源漏区322表面形成第二接触层400。
139.所述第一源漏区321之间，且位于所述初始第一栅极结构317下方的区域形成所述第一区器件的沟道，所述栅极长度的方向指沟道长度方向。
140.所述第第一源漏区321之间，且位于所述第二伪栅极结构319下方的区域形成所述第二区器件的沟道，所述栅极长度的方向指沟道长度方向。
141.所述第一接触层323的材料为金属硅化物；所述第二接触层400的材料为金属硅化物。
142.所述第一接触层323的电阻较小，可降低第一源漏区321与后续形成的导电插塞之间的接触电阻；所述第二接触层400的电阻较小，可降低第二源漏区322与后续形成的导电插塞之间的接触电阻。
143.所述第一接触层323的形成工艺包括自对准硅化工艺；所述第二接触层400的形成工艺包括自对准硅化工艺。本实施例中，所述第一接触层323和所述第二接触层400在同一工序中同时完成，节省了生成成本。
144.请参考图14，在所述衬底300表面形成层间介质层324，所述层间介质层324位于所述初始第一栅极结构317(如图13所示)侧壁，还位于所述伪栅极结构319的侧壁且暴露出所述伪栅极层316顶部表面。
145.本实施例，还包括：去除所述第一掩膜层313和所述第二掩膜层314。
146.所述层间介质层324用于后续器件制造工艺中隔离金属互连线与器件，降低金属与衬底之间的寄生电容，改善金属横跨不同的区域而形成寄生的场效应晶体管。
147.所述层间介质层324的材料包括氧化硅。
148.所述层间介质层324的形成方法包括：在所述衬底300上，所述初始第一栅极结构317(如图13所示)的侧壁和顶部表面，所述伪栅极结构319(如图13所示)的侧壁和顶部表面形成层间介质材料膜；平坦化所述层间介质材料膜，直到暴露出所述伪栅极316的上表面，形成所述层间介质层324。
149.平坦化所述层间介质材料膜的工艺包括机械化学研磨工艺。
150.请参考图15，在初始第一栅极315内形成至少一个第一栅极开口325，以所述初始第一栅极315形成第一栅极326，以所述初始第一栅极结构317(如图13所示)形成第一栅极结构327；去除所述伪栅极层316，在所述层间介质层324内形成所述第二栅极开口328。
151.所述第一栅极开口325的工艺包括干法刻蚀工艺。
152.所述第一栅极开口325沿栅极长度方向的尺寸小于或等于2微米。后续将在所述第一栅极开口325内填充第二栅极材料以形成第二栅极，在后续采用机械化学研磨工艺平坦化所述第二栅极材料时，因所述第二栅极尺寸较小，不容易产生“凹陷”缺陷，从而不会导致所述第二栅极被磨没的情况，进一步保护所述第二栅极下方的所述第一栅极326，从而提高了所述第一区上所述第一栅极结构的性能。
153.所述第一栅极开口的数量大于一个。本实施例中，所述第一栅极开口325的数量为两个，其他实施例中，所述第一栅极开口的数量不限于两个。
154.所述刻蚀工艺的参数包括：第一刻蚀气体包括溴化氢和氯气，刻蚀机的功率为100瓦至1000瓦，刻蚀腔体内的气压在2毫托至20毫托，溴化氢的流量在10标况毫升每分至500标况毫升每分，氯气的流量在10标况毫升每分至500标况毫升每分。
155.刻蚀去除所述伪栅极层316的工艺包括干法刻蚀和湿法刻蚀工艺中的一者或者二者。
156.刻蚀去除所述伪栅极层316的方法包括：刻蚀所述伪栅极层316，直到露出所述第二栅介质层320。
157.本实施例中，为减少工序节约成本，所述第一栅极开口325和所述第二栅极开口328同时形成，初始第一栅极315和去除所述伪栅极层316采用干法刻蚀一次完成。其他实施例中，所述第一栅极开口325和所述第二栅极开口328不同时形成。另一实施例中，所述第一栅极开口325采用干法刻蚀工艺形成，而所述第二栅极开口328采用湿法刻蚀工艺形成。
158.本实施例中，所述初始伪栅极层307的厚度小于或等于所述初始第一栅极层306的厚度，因此，所述伪栅极层316的厚度小于或等于所述初始第一栅极315的厚度。进而，所述伪栅极层316被去除的同时，在所述初始第一栅极315内形成所述第一栅极开口325，所述第一栅极开口325深度低于所述初始第一栅极层315的厚度,而不会刻蚀到所述第一栅介质层318。
159.请参考图16，在所述层间介质层324表面、第一栅极开口325内和第二栅极开口328内形成第二栅极材料层；平坦化所述第二栅极材料层直至暴露出所述第一栅极326表面，形成所述第二栅极329和第三栅极330。
160.本实施例中，第二栅极结构331包括第三栅极330和第二栅介质层320。
161.所述第二栅极材料为金属，如：铜、铝或者钨。所述第二栅极材料的电阻率低于所述第一栅极材料，因此所述第一栅极326与第二栅极329组成的第一区栅极，具有较低的电阻率，不需要通过金属硅化物工艺使所述第一栅极326表面形成金属硅化物层就可以得到较低电阻率的栅极。
162.所述第一栅极326沿栅极长度方向的尺寸大于10微米，所述第三栅极330沿栅极长度方向的尺寸小于或等于2微米。
163.所述平坦化工艺为机械化学研磨工艺。在机械化学研磨过程中，在机械化学研磨过程中，对大尺寸的图案，其中间部分容易过磨产生“凹陷”缺陷。所述第一栅极326的尺寸比所述第三栅极330大的多，所述第一栅极326容易产生“凹陷”缺陷，所述第一栅极326越宽，则“凹陷”缺陷的深度越深，其深度甚至会超过所述第一栅极326的厚度。第一栅极326的上层由于部分区域被第二栅极材料替代，所述第一栅极326上部的栅极材料区尺寸会变小，所述第一栅极开口325的数量和尺寸决定了所述第一栅极326表面暴露的栅极材料的尺寸，
该尺寸越小越不容易在第一栅极326表面产生“凹陷”缺陷，进一步抑制所述第一栅极326的多晶硅栅材料层被磨没情况的发生，因此提高了器件的性能。
164.另外，如果所述第一栅极326需要运行金属硅化物工艺来降低其电阻率，那么在所述平坦化过程中，所述第三栅极330和所述第一栅极326的金属硅化物层的表面将同时被暴露，则会导致第三栅极330被金属硅化物所污染，从而降低器件的性能。本发明所述的技术方案，所述第一栅极326不需要运行金属硅化物工艺，因此避免了所述平坦化过程中所述第三栅极330因被污染而对器件性能产生的不良影响。
165.填充所述第二栅极材料的工艺为原子层沉积工艺。所述原子层沉积工艺具有很好的台阶覆盖率，使所述第一栅极开口325和所述第二栅极开口328得到很好的填充。
166.相应的，本发明另一实施例还提供一种上述形成方法所形成的半导体结构，请继续参考图16，包括：衬底300，所述衬底包括第一区301和包括第二区301；位于第一区301上的第一栅极结构327，所述第一栅极结构327包括第一栅极326，所述第一栅极326内具有至少一个第一栅极开口325(如图15所示)；位于第一栅极开口325内具有第二栅极329，所述第二栅极的材料与所述第一栅极的材料不同；位于所述第二区302上的第二栅极结构331。
167.所述第二栅极329的材料的电阻率低于所述第一栅极326的材料的电阻率。
168.所述第二栅极329的材料为金属；所述第一栅极326的材料为多晶硅。
169.所述第一栅极326内具有第一掺杂离子，所述第一掺杂离子为n型离子或p型离子。
170.所述半导体结构，还包括：位于所述第一栅极结构327两侧的衬底300内的第一源漏区321。
171.所述半导体结构，还包括：位于所述第一源漏区321表面的第一接触层323；所述第一接触层323的材料为金属硅化物层。
172.所述第二栅极结构331包括第三栅极330，所述第三栅极330的材料包括金属。
173.所述第二栅极结构331还包括：位于所述第三栅极330所述衬底300之间的第二栅介质层320。
174.所述第二栅介质层320的材料包括高k介质材料。
175.所述第二栅极结构331还包括：位于所述衬底300与第二栅介质层320之间的氧化硅层；位于所述第二栅介质层320和所述第三栅极330之间的氮化钛层。
176.所述的半导体结构，还包括：分别位于所述第二栅极结构331两侧的衬底300内的第二源漏区322。
177.所述的半导体结构，还包括：所述第二源漏区322表面的第二接触层400；所述第二接触层400的材料为金属硅化物层。
178.所述第一栅极开口325沿栅极长度方向的尺寸小于或等于2微米。
179.所述第一栅极开口325深度低于所述第一栅极319的厚度。
180.所述第一栅极结构327还包括：位于所述第一栅极326和所述衬底200之间的第一栅介质层318。
181.所述第一栅介质层318的材料包括氧化硅。
182.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。