半导体结构的制备方法及半导体结构与流程

1.本发明实施例涉及半导体领域，特别涉及一种半导体结构的制备方法及半导体结构。


背景技术：

2.半导体结构中的存储器是用来存储程序和各种数据信息的记忆部件，随机存储器分为静态随机存储器和动态随机存储器。动态随机存储器的制造和设计中，经常涉及电路所需的电阻结构，比如应用于电路中的降压和限流电阻以及稳压电路中的取样电阻、延时电路中的定时电阻。
3.通常在半导体结构的衬底表面上形成掺杂的多晶硅层，得到电路所需的电阻结构。然而以此方法形成电阻结构，制备过程复杂，且电阻结构占用的空间较大，增大了半导体结构的生产成本。


技术实现要素：

4.本发明实施例解决的技术问题为提供一种半导体结构的制备方法及半导体结构，解决电阻结构制备过程复杂，电阻结构占用空间大，生产成本高的问题。
5.为解决上述问题，本发明实施例提供一种半导体结构的制备方法，包括：提供衬底，所述衬底包括阵列区域和外围区域，所述阵列区域具有有源区和第一隔离结构，所述外围区域具有第二隔离结构；在所述阵列区域内形成栅极结构，且在形成所述栅极结构的工艺步骤中，同时在所述外围区域的所述第二隔离结构内形成电阻结构。
6.另外，形成所述栅极结构以及所述电阻结构的工艺步骤，包括：在所述阵列区域内形成第一沟槽，且同时在所述外围区域的所述第二隔离结构内形成第二沟槽；在所述第一沟槽内和所述第二沟槽内沉积导电层，位于所述第一沟槽内的所述导电层用于构成所述栅极结构，位于所述第二沟槽内的所述导电层用于构成所述电阻结构；在所述栅极结构表面、所述电阻结构表面及所述衬底表面形成所述绝缘层。
7.另外，形成所述第一沟槽以及所述第二沟槽的工艺步骤包括：在所述衬底上依次沉积掩膜层和图形化的光刻层；以所述图形化的光刻层作为掩膜版刻蚀所述掩膜层，形成图形化的掩膜层；以所述图形化的掩膜层作为掩膜版刻蚀所述衬底，形成所述第一沟槽和所述第二沟槽。
8.另外，所述第一沟槽位于所述有源区内和所述第一隔离结构内。
9.另外，形成所述导电层之前，还包括：在所述第一沟槽和所述第二沟槽的侧壁和底部形成初始氧化层，所述初始氧化层还覆盖所述衬底的表面；在所述初始氧化层的表面形成初始阻挡层。
10.另外，形成所述导电层的步骤包括：在所述初始阻挡层上沉积初始导电层，所述初始导电层覆盖所述初始阻挡层的表面并且填满所述第一沟槽和所述第二沟槽；去除部分所述初始导电层、部分所述初始阻挡层和部分所述初始氧化层，形成低于所述衬底表面的阻
挡层、氧化层和所述导电层。
11.另外，所述阻挡层包括第一阻挡层和第二阻挡层，所述第一阻挡层位于所述阵列区域内，所述第二阻挡层位于所述外围区域内；所述导电层包括第一导电层和第二导电层，所述第一导电层位于所述阵列区域内，所述第二导电层位于所述外围区域内；所述第一阻挡层和所述第一导电层构成所述栅极结构，所述第二阻挡层和所述第二导电层构成所述电阻结构。
12.另外，所述栅极结构位于所述阵列区域的所述有源区内和所述第一隔离结构内。
13.本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括阵列区域和外围区域；位于所述阵列区域内的第一隔离结构和有源区；位于所述外围区域内的第二隔离结构；位于所述阵列区域内的栅极结构；位于所述外围区域的所述第二隔离结构内的电阻结构。
14.另外，所述栅极结构位于所述阵列区域的所述有源区内和所述第一隔离结构内。
15.另外，所述栅极结构包括第一阻挡层和第一导电层，所述第一导电层覆盖所述第一阻挡层的表面；所述电阻结构包括第二导电层和第二阻挡层，所述第二导电层覆盖所述第二阻挡层的表面。
16.另外，半导体结构还包括：绝缘层，所述绝缘层覆盖所述电阻结构表面、所述栅极结构表面及所述衬底表面。
17.另外，半导体结构还包括：氧化层，所述氧化层位于衬底内，且所述栅极结构和所述电阻结构覆盖所述氧化层的表面。
18.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
19.在形成栅极结构的工艺步骤中，同时在外围区域的所述第二隔离结构内形成电阻结构。因此，本发明实施例利用原有制造栅极结构的工艺步骤，同时形成电阻结构，能够简化工艺步骤，降低制造难度；此外，由于电阻结构利用的是原有的第二隔离结构的空间，相比于位于衬底表面上，电阻结构位于第二隔离结构中更加节省空间，降低生产成本。
附图说明
20.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
21.图1为一种半导体结构的示意图；
22.图2为本实施例提供的半导体结的俯视图；
23.图3为本实施例提供的半导体结构的制备方法中衬底的结构示意图；
24.图4-图6为本实施例提供的半导体结构的制备方法中形成第一沟槽及第二沟槽各步骤对应的结构示意图；
25.图7为本实施例提供的半导体结构的制备方法中形成初始氧化层、初始阻挡层及初始导电层的步骤对应的结构示意图；
26.图8为本实施例提供的半导体结构的制备方法中形成氧化层、阻挡层及导电层的步骤对应的结构示意图；
27.图9为本实施例提供的半导体结构的制备方法中形成绝缘层的步骤对应的结构示
意图。
具体实施方式
28.由背景技术可知，相关技术中电阻结构制备过程复杂，电阻结构占用空间较大，生产成本高。
29.参考图1，图1为相关技术中一种半导体结构的示意图，衬底100包括阵列区域110和外围区域120；阵列区域110内具有第一隔离结构500及有源区800；有源区800及第一隔离结构500中具有栅极结构400及氧化层300，栅极结构400包括阻挡层410及导电层420；外围区域120内具有第二隔离结构600；衬底100表面具有绝缘层700，外围区域120的衬底100表面还有电阻结构200。
30.经分析发现，阵列区域110内的栅极结构400及氧化层300制备完成后，才能制备电阻结构200，因此整个制备的流程较多、工艺较复杂；另外，电阻结构200通常在衬底100表面形成，电阻结构200占用的空间较大，第二隔离结构600内的空间得不到充分利用，生产成本较高。
31.为解决上述问题，本发明实施例提供一种半导体结构的制备方法，包括：在形成栅极结构的工艺步骤中，同时在外围区域的所述第二隔离结构内形成电阻结构。因此，本发明实施例利用原有制造栅极结构的工艺步骤，同时形成电阻结构，能够简化工艺步骤，降低制造难度；另外，在第二隔离结构内形成电阻结构，可以使第二隔离结构内的空间得到充分利用，从而减小电阻占用的空间，降低生产成本。
32.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
33.本发明第一实施例提供一种半导体结构的制备方法，图2-图9为本实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
34.参考图2-图3，图2为本实施例提供的半导体结构的俯视图，图3为图2沿着a-a1方向的剖面图。提供衬底10，衬底10包括阵列区域11和外围区域12，阵列区域11具有有源区80(aa，active area)和第一隔离结构21，外围区域12具有第二隔离结构22。本实施例中，半导体结构为存储器，阵列区域11对应为形成存储器的有源区80阵列的区域，外围区域12对应为形成存储器的外围器件的区域，例如逻辑控制电路等。
35.本实施例中，衬底10的表面也可用于形成电路中的电阻结构、其他逻辑控制器件或者阵列器件，因此衬底10的表面及内部的空间都可得到利用，半导体结构的空间利用率较高。
36.衬底10中具有多个有源区80，第一隔离结构21用于隔离阵列区域11的相邻有源区80。
37.本实施例中，第一隔离结构21及第二隔离结构22均为浅沟槽隔离结构(shallow trench isolation，sti)。
38.参考图4-图9，在阵列区域11内形成栅极结构31，且在形成栅极结构31的工艺步骤中，同时在外围区域12的第二隔离结构22内形成电阻结构32。
39.利用栅极结构31制程所需的工艺步骤及光罩数量，在第二隔离结构22中形成电阻结构32，从而简化生产工艺，降低生产难度及成本；此外，电阻结构32利用的是原有第二隔离结构22的空间，能够提高空间利用率，进而缩小半导体结构的尺寸，降低生产成本。
40.栅极结构31位于阵列区域11的有源区80和第一隔离结构21内。
41.具体地，形成栅极结构31以及电阻结构32的工艺步骤，包括：
42.参考图4-图6，在阵列区域11内形成第一沟槽41，且同时在外围区域12的第二隔离结构22内形成第二沟槽42。
43.第一沟槽41作为后续形成的栅极结构的填充区间，第二沟槽42作为后续形成电阻结构的填充区间。
44.第一沟槽41位于阵列区域11的有源区80内和第一隔离结构21内。第一沟槽41或第二沟槽42的剖面形状包括方形或u形。
45.本实施例中，位于同一第二隔离结构22内的第二沟槽42为两个，在其他实施例中，位于同一第二隔离结构内的第二沟槽可以为一个、三个或三个以上，可以根据实际需要设计第二沟槽的数量。
46.位于同一第二隔离结构22内的多个第二沟槽42的开口宽度及深度可以不同，位于不同第二隔离结构22内的多个第二沟槽42的开口宽度及深度也可以不同，以形成不同体积大小的电阻结构。
47.第二沟槽42的深度小于第二隔离结构22的深度。如此，能够保证第二隔离结构22覆盖后续形成的电阻结构底部；避免电阻结构发生漏电、干扰等问题，提高电阻结构及电路中其它结构的稳定性。
48.可以理解的是，位于第一隔离结构21中的第一沟槽41的深度也小于第一隔离结构21的深度。
49.具体地，形成第一沟槽41以及第二沟槽42的工艺步骤，包括：
50.参考图4，在衬底10上依次沉积掩膜层51a和图形化的光刻层52。
51.本实施例中，掩膜层51a的材料包括氮化硅、氮氧化硅或碳化硅等材料。本实施例中掩膜层51a为单层结构，在其他实施例中，掩膜层也可以为多层结构。
52.参考图5，以图形化的光刻层52(参考图4)作为掩膜版蚀掩膜层51a，形成图形化的掩膜层51。
53.本实施例中，在形成图形化的掩膜层51后，还去除图形化的光刻层52。
54.参考图6，以图形化的掩膜层51(参考图5)作为掩膜版刻蚀衬底10，形成第一沟槽41和第二沟槽42。
55.本实施例中，在形成第一沟槽41和第二沟槽42后，还去除图形化的掩膜层51。
56.本实施例中，只利用了一层图形化的掩膜层51形成第一沟槽41和第二沟槽42。在其他实施例中，也可采用双重图形化的工艺形成第一沟槽和第二沟槽。或者，在其他实施例中，也可以无需形成图形化的掩膜层，直接在衬底表面形成图形化的光刻胶层，以图形化的光刻胶层为掩膜，刻蚀衬底形成第一沟槽和第二沟槽。
57.参考图7，在第一沟槽41(参考图6)和第二沟槽42(参考图6)的侧壁和底部的形成初始氧化层61a，初始氧化层61a还覆盖衬底10的表面；在初始氧化层61a的表面形成初始阻挡层62a。
58.本实施例中，初始氧化层61a的材料为氧化硅。在其他实施例中，初始氧化层的材料也可以为高介电常数材料。一般地，采用化学气相沉积工艺或原子层沉积工艺形成初始氧化层61a。
59.本实施例中，初始阻挡层62a的材料为氮化钛。在其他实施例中，初始阻挡层的材料也可以为氮化钽等。形成初始阻挡层62a的方法包括化学气相沉积工艺或原子层沉积工艺。
60.参考图7-图8，在第一沟槽41内和第二沟槽42内沉积导电层63；位于第一沟槽41内的导电层63用于构成栅极结构，位于第二沟槽内42的导电层63用于构成电阻结构。
61.具体地，参考图7，在初始阻挡层62a上沉积初始导电层63a，初始导电层63a覆盖初始阻挡层62a的表面并且填满第一沟槽41(参考图6)和第二沟槽42(参考图6)。
62.参考图8，去除部分初始导电层63a(参考图7)、部分初始阻挡层62a(参考图7)、和部分初始氧化层61a(参考图7)，形成低于衬底10表面的导电层63、阻挡层62和氧化层61。
63.本实施例中，采用化学机械抛光的工艺去除高于衬底10的部分初始导电层63a、部分初始阻挡层62a和部分初始氧化层61a；并回刻部分位于衬底10内的初始导电层63a、初始阻挡层62a和初始氧化层61a；形成导电层63、阻挡层62和氧化层61；导电层63位于阻挡层62上，阻挡层62位于氧化层61上。
64.进一步地，参考图9，阻挡层62(参考图8)包括第一阻挡层621和第二阻挡层622，第一阻挡层621位于阵列区域11内，第二阻挡层622位于外围区域12内。
65.导电层63(参考图8)包括第一导电层631和第二导电层632，第一导电层631位于阵列区域11内，第二导电层632位于外围区域12内。
66.本实施例中，由于第一导电层631和第二导电层632在同一工艺步骤中形成，因此第二导电层632的材料与第一导电层631的材料相同，可以为钨或钛。
67.在其他实施例中，第一导电层及第二导电层的材料也可以为多晶硅或掺杂多晶硅。
68.第一阻挡层621和第一导电层631构成栅极结构31，第一阻挡层621能够阻挡第一导电层631的材料向氧化层61中扩散，保证半导体器件的稳定性。
69.第二阻挡层622和第二导电层632用于构成电阻结构32。第二阻挡层622能够阻挡第二导电层632的材料向第二隔离结构22中扩散，从而提高电阻结构32的稳定性。
70.还包括步骤：在栅极结构31表面、电阻结构32表面及衬底10表面形成绝缘层71，可以保证栅极结构31在后续工艺中不被氧化。
71.后续可以刻蚀绝缘层71，形成露出电阻结构32的通孔，在通孔中填充导电材料，实现电阻结构32与其他结构或电路的电连接。
72.可以理解的是，后续还可以刻蚀绝缘层71，在绝缘层71内形成凹槽，在凹槽中填充导电材料，以形成位于衬底10表面的电阻结构。另外，还可以在凹槽中形成其他的逻辑控制器件或阵列器件。如此，衬底10内部及表面都得到利用，半导体结构的空间利用率高，有利于缩小半导体结构的尺寸。
73.综上所述，本实施例中电阻结构32与栅极结构31在同一工艺步骤中形成，从而简化生产工艺，降低生产成本；另外，电阻结构32位于第二隔离结构22中，能够节省空间，缩小半导体结构的尺寸，降低生产成本。
74.本发明第二实施例提供一种半导体结构，本实施例的半导体结构可用第一实施例提供的半导体结构的制备方法制备。
75.参考图9，半导体结构包括：衬底10，衬底包括阵列区域11和外围区域12；位于阵列区域11内的第一隔离结构21和有源区80；位于外围区域12内的第二隔离结构22；位于阵列区域11内的栅极结构31；位于外围区域12的第二隔离结构22内的电阻结构32。
76.栅极结构31位于阵列区域11的有源区80内和第一隔离结构21内。
77.在同一第二隔离结构22中电阻结构32至少为一个，且多个电阻结构32的体积可以不同，具体地，多个电阻结构32的宽度c可以不同，多个电阻结构32的厚度b可以不同。可以理解的是，在不同第二隔离结构22中的多个电阻结构32也可具有不同的体积，不同的宽度c及不同的厚度b。如此，可以满足电路对不同电阻结构32的需求。
78.栅极结构31包括第一阻挡层621和第一导电层631，第一导电层631覆盖第一阻挡层621的表面；电阻结构32包括第二导电层632和第二阻挡层622，第二导电层632覆盖第二阻挡层622的表面。即对于栅极结构31，第一导电层631位于第一阻挡层621上；对于电阻结构32，第二导电层632位于第二阻挡层622上。
79.电阻结构32的材料与栅极结构31的材料相同。比如，第一导电层631及第二导电层632的材料均为钨或钛，第一阻挡层621及第二阻挡层622的材料均为氮化钛或氮化钽。
80.本实施例提供的半导体结构还包括绝缘层71，绝缘层71覆盖电阻结构32表面、栅极结构31表面及衬底10表面。绝缘层71能够保护电阻结构32及栅极结构31，防止电阻结构32及栅极结构31被氧化。
81.本实施例提供的半导体结构还包括氧化层61，氧化层61位于衬底10内，且栅极结构31和导电结构32覆盖氧化层61的表面，即栅极结构31和导电结构32位于氧化层61上。
82.综上所述，电阻结构32位于第二隔离结构22中，能够节省空间，缩小半导体结构的尺寸；另外，位于同一第二隔离结构22中的电阻结构32的体积可以不同，以满足电路对不同电阻结构32的需求。
83.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。