包括层叠的半导体芯片的半导体封装的制作方法

1.本专利文献涉及半导体封装，更具体地，涉及一种多个半导体芯片在垂直方向上层叠的半导体封装。


背景技术：

2.电子产品在其尺寸越变越小的同时需要大容量数据处理。因此，越来越需要增加这些电子产品中使用的半导体装置的集成度。
3.然而，由于半导体集成技术的限制，难以仅利用单个半导体芯片满足所需功能，因此，已制造了嵌入有多个半导体芯片的半导体封装。


技术实现要素：

4.在实施方式中，一种半导体封装可包括：基板；设置在基板上方的子半导体封装，该子半导体封装包括子半导体芯片、子模制层和重分布导电层，在子半导体芯片的面向基板的有效表面上具有芯片焊盘，子模制层围绕子半导体芯片的侧表面，子模制层具有面向基板的表面，重分布导电层连接到芯片焊盘并在子模制层的所述表面下方延伸，其中，重分布导电层包括朝着子模制层的边缘延伸的信号重分布导电层以及电源重分布导电层，信号重分布导电层在其端部具有信号重分布焊盘，电源重分布导电层的长度比信号重分布导电层的长度短，电源重分布导电层在其端部具有电源重分布焊盘；信号子互连器，其具有连接到信号重分布焊盘的上表面以及连接到基板的下表面；电源子互连器，其具有连接到电源重分布焊盘的上表面以及连接到基板的下表面；以及形成在子半导体封装上方并且电连接到基板的至少一个主半导体芯片。
5.在另一实施方式中，一种半导体封装可包括：基板；设置在基板上方的子半导体封装，该子半导体封装包括子半导体芯片、子模制层以及信号重分布导电层和电源重分布导电层，在子半导体芯片的面向基板的有效表面上具有芯片焊盘，子模制层围绕子半导体芯片的侧表面，子模制层具有面向基板的表面，信号重分布导电层和电源重分布导电层连接到芯片焊盘并且在子模制层的所述表面下方延伸到子模制层的边缘；信号子互连器，其具有连接到形成在信号重分布导电层的端部的信号重分布焊盘的上表面以及连接到基板的下表面；第二电源子互连器，其具有连接到形成在电源重分布导电层的端部的第二电源重分布焊盘的上表面以及连接到基板的下表面；第一电源子互连器，其具有连接到形成在除了电源重分布导电层的端部之外的电源重分布导电层的部分处的第一电源重分布焊盘的上表面以及连接到基板的下表面；以及形成在子半导体封装上方并且电连接到基板的至少一个主半导体芯片。
6.在实施方式中，一种半导体封装可包括：基板；具有设置在基板上方的子半导体芯片的子半导体封装，该子半导体封装还包括：位于子半导体芯片的面向基板的表面上的芯片焊盘；子模制层，其围绕子半导体芯片的侧表面，使得子模制层具有面向基板的表面，其中，子模制层的所述表面与子半导体芯片的面向基板的所述表面在同一水平上；以及连接
到芯片焊盘的重分布导电层，其中，重分布导电层包括信号重分布导电层和电源重分布导电层，其中，信号重分布导电层在其端部具有信号重分布焊盘并且电源重分布导电层在其端部具有电源重分布焊盘，并且其中，电源重分布导电层的长度比信号重分布导电层的长度短；信号子互连器，其具有连接到信号重分布焊盘的上表面以及连接到基板的下表面；电源子互连器，其具有连接到电源重分布焊盘的上表面以及连接到基板的下表面；以及形成在子半导体封装上方并且电连接到基板的至少一个主半导体芯片。
附图说明
7.图1是当从顶部看时根据本公开的实施方式的子半导体封装的平面图。
8.图2是沿着图1的线a1-a1’截取的横截面图。
9.图3是沿着图1的线a2-a2’截取的横截面图。
10.图4是例示了当从顶部看时根据本公开的实施方式的半导体封装的平面图。
11.图5是例示了图4的半导体封装的基板的上表面的平面图。
12.图6和图7是例示了图4的半导体封装的横截面图。
13.图8a是说明根据本公开的实施方式的半导体封装的效果的示例的示图。
14.图8b是说明根据比较例的半导体封装的效果的示图。
15.图9是例示了根据本公开的另一实施方式的子半导体封装的平面图。
16.图10是例示了当从顶部看时根据本公开的另一实施方式的子半导体封装的平面图。
17.图11是沿着图10的线a3-a3’截取的横截面图。
18.图12是例示了当从顶部看时根据本公开的另一实施方式的半导体封装的平面图。
19.图13是例示了图12的半导体封装的基板的上表面的平面图。
20.图14是例示了图12的半导体封装的横截面图。
21.图15示出例示了采用包括根据实施方式的半导体封装的存储卡的电子系统的框图。
22.图16示出例示了包括根据实施方式的半导体封装的另一电子系统的框图。
具体实施方式
23.以下，将参照附图详细描述本公开的各种实施方式。
24.附图未必按比例绘制。在一些情况下，附图中的至少一些结构的比例可能已被夸大，以便清楚地示出所描述的实施方式的特定特征。在以多层结构呈现具有两个或更多个层的附图或描述中的特定示例时，如所示的这些层的相对定位关系或布置层的顺序反映了所描述或示出的示例的特定实现方式，不同的相对定位关系或布置层的顺序可能是可能的。另外，多层结构的所描述或示出的示例可能没有反映该特定多层结构中所存在的所有层(例如，两个所示层之间可存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或者在基板“上”或“上方”时，第一层可直接形成在第二层或基板上，但也可表示第一层和第二层或基板之间可存在一个或更多个其它中间层的结构。
25.在实施方式的以下描述中，当参数被称为“预定的”时，可旨在意指当在过程或算
法中使用参数时预先确定参数的值。参数的值可在过程或算法开始时设定，或者可在执行过程或算法的时段期间设定。
26.将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应由这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本公开的技术的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
27.此外，将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件或者可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。
28.根据本公开的实施方式的半导体封装可包括执行主要功能的主半导体芯片以及执行主半导体芯片的操作所需的各种功能的子半导体芯片。主半导体芯片可包括诸如nand闪存的非易失性存储器，并且在这种情况下，子半导体芯片可包括存储控制器。然而，本公开不限于此，主半导体芯片和子半导体芯片中的每一个可包括各种类型的存储器、逻辑电路等。在本实施方式中，子半导体芯片可被封装并实现为子半导体封装，主半导体芯片可形成在该子半导体封装上方。
29.下文中，在描述本实施方式的半导体封装之前，首先将描述包括在半导体封装中的子半导体封装。
30.图1是当从顶部看时根据本公开的实施方式的子半导体封装的平面图。图2是沿着图1的线a1-a1’截取的横截面图。图3是沿着图1的线a2-a2’截取的横截面图。图2和图3示出子半导体芯片的有效表面面向上的状态。
31.参照图1至图3，本实施方式的子半导体封装110可包括子半导体芯片114、子模制层116、重分布结构118和子互连器119。
32.子半导体芯片114可具有设置有多个子芯片焊盘115的有效表面114a、位于有效表面114a的相对侧的无效表面114b以及将有效表面114a和无效表面114b连接的侧表面114c。在本实施方式中，子半导体芯片114可具有四个侧表面114c，其在平面图中具有矩形形状。四个侧表面114c可分别位于第一方向上的两侧和第二方向上的两侧，第二方向垂直于第一方向。
33.多个子芯片焊盘115可按各种形式布置，同时具有从有效表面114a暴露的上表面。作为示例，子芯片焊盘115可沿着子半导体芯片114的整个边缘布置。即，子芯片焊盘115可设置在子半导体芯片114在第一方向上的两个侧边缘(第一侧边缘和第二侧边缘)处以及子半导体芯片114在第二方向上的两个侧边缘(第三侧边缘和第四侧边缘)处。在这种情况下，可在具有相对小的平面面积的子半导体芯片114中形成大量子芯片焊盘115，因此，可通过子半导体芯片114发送大量输入/输出信号。
34.子半导体芯片114可位于子半导体封装110的中央区域。这可能是为了减小多个信号重分布导电层118b-s(稍后描述)的长度的变化。
35.子模制层116可具有一个表面116a，表面116a具有与子半导体芯片114的有效表面114a基本上相同的水平，同时围绕子半导体芯片114的侧表面114c。因此，子模制层116可暴露子半导体芯片114的有效表面114a和子芯片焊盘115。在本实施方式中，子模制层116可覆盖子半导体芯片114的无效表面114b。然而，本公开不限于此。在另一实施方式中，子模制层
116可具有位于这一个表面116a的相对侧并且具有与子半导体芯片114的无效表面114b基本上相同的水平的另一表面116b。子模制层116可包括诸如环氧模塑料(emc)的各种模制材料。
36.重分布结构118可形成在子半导体芯片114的有效表面114a和子模制层116的一个表面116a上方。重分布结构118可包括延伸到子模制层116的一个表面116a中并且电连接到子芯片焊盘115的重分布导电层118b。即，根据本实施方式的子半导体封装110可以是扇出封装。
37.更具体地，重分布结构118可包括第一重分布绝缘层118a、重分布导电层118b和第二重分布绝缘层118c。
38.第一重分布绝缘层118a可覆盖子半导体芯片114的有效表面114a和子模制层116的一个表面116a。第一重分布绝缘层118a可具有暴露子芯片焊盘115的开口。重分布导电层118b可形成在第一重分布绝缘层118a上方。重分布导电层118b可通过第一重分布绝缘层118a的开口电连接到子芯片焊盘115。重分布导电层118b可包括信号重分布导电层118b-s和电源重分布导电层118b-p。第二重分布绝缘层118c可覆盖第一重分布绝缘层118a和重分布导电层118b。第二重分布绝缘层118c可具有暴露信号重分布导电层118b-s的端部和电源重分布导电层118b-p的端部的开口。信号重分布导电层118b-s的通过第二重分布绝缘层118c的开口暴露的端部将被称为信号重分布焊盘118bp-s，电源重分布导电层118b-p的通过第二重分布绝缘层118c的开口暴露的端部将被称为电源重分布焊盘118bp-p。下面将更详细地描述信号重分布导电层118b-s、信号重分布焊盘118bp-s、电源重分布导电层118b-p和电源重分布焊盘118bp-p。第一重分布绝缘层118a和/或第二重分布绝缘层118c可包括诸如氧化物、氮化物或氮氧化物的绝缘材料。另选地，第一重分布绝缘层118a和/或第二重分布绝缘层118c可包括诸如环氧树脂、聚酰亚胺、聚苯并恶唑(pbo)、苯并环丁烯(bcb)、硅树脂或环氧树脂的树脂材料。重分布导电层118b可包括诸如铜或铜合金的金属材料。
39.信号重分布导电层118b-s可以用于子半导体芯片114与其它组件之间的信号传输。作为示例，信号重分布导电层118b-s可用于子半导体芯片114与主半导体芯片(稍后描述)之间或者子半导体芯片114与基板(稍后描述)之间的信号交换。下文中，子半导体芯片114与主半导体芯片之间交换的信号将被称为内部信号，子半导体芯片114与基板之间交换的信号将被称为外部信号。
40.多个信号重分布导电层118b-s可朝着子模制层116在第一方向上的两个侧边缘延伸。作为示例，分别连接到设置在子半导体芯片114在第一方向和第二方向上的第一侧边缘和第三侧边缘处的子芯片焊盘115的信号重分布导电层118b-s可延伸到子模制层116在第一方向上的第一侧边缘。另外，分别连接到设置在子半导体芯片114在第一方向和第二方向上的第二侧边缘和第四侧边缘处的子芯片焊盘115的信号重分布导电层118b-s可延伸到子模制层116在第一方向上的第二侧边缘。从子半导体芯片114在第二方向上的两个侧边缘延伸的信号重分布导电层118b-s可具有朝着子模制层116在第一方向上的两个侧边缘弯曲的形状。另一方面，从子半导体芯片114在第一方向上的两个侧边缘延伸的信号重分布导电层118b-s可能不需要弯曲。然而，从子半导体芯片114在第一方向上的两个侧边缘延伸的信号重分布导电层118b-s也可具有弯曲形状，以便具有与从子半导体芯片114在第二方向上的两个侧边缘延伸的信号重分布导电层118b-s的长度相似的长度。结果，信号重分布导电层
118b-s可具有以子半导体芯片114为中心的螺旋形状。通过这种连接方案，可减小信号重分布导电层118b-s的长度的变化。
41.根据信号重分布导电层118b-s的布置方式，信号重分布焊盘118bp-s可沿着第二方向布置在子模制层116在第一方向上的两个侧边缘中的每一个处。作为参考，信号重分布导电层118b-s可具有从子芯片焊盘115延伸的具有相对小的宽度的线形部分。信号重分布导电层118b-s也可具有位于线形部分的末端的具有相对大的宽度的板形端部。第二重分布绝缘层118c的开口可暴露信号重分布导电层118b-s的板形端部，并且可在与板形端部交叠的同时具有小于或等于板形端部的平面面积的平面面积。
42.电源重分布导电层118b-p可用于从基板(稍后描述)向子半导体芯片114供电。可通过电源重分布导电层118b-p向子半导体芯片114供应各种电平的电源电压或接地电压。
43.多个电源重分布导电层118b-p可连接到子芯片焊盘115，并且可延伸到子模制层116的一个表面116a上。电源重分布导电层118b-p可具有比信号重分布导电层118b-s短的长度。即，与信号重分布导电层118b-s不同，电源重分布导电层118b-p可能不延伸到子模制层116的边缘。电源重分布导电层118b-p可基本上平行于相邻信号重分布导电层118b-s的一部分。这可能是为了防止电源重分布导电层118b-p与信号重分布导电层118b-s之间的电短路。
44.根据电源重分布导电层118b-p的布置方式，多个电源重分布焊盘118bp-p可设置为按预定间隔围绕子半导体芯片114。作为参考，电源重分布导电层118b-p可具有从子芯片焊盘115延伸的具有相对小的宽度的线形部分。电源重分布导电层118b-p也可具有位于线形部分的末端的具有相对大的宽度的板形端部。第二重分布绝缘层118c的开口可暴露电源重分布导电层118b-p的板形端部，并且可在与板形端部交叠的同时具有小于或等于板形端部的平面面积的平面面积。
45.子互连器119可包括与信号重分布焊盘118bp-s交叠并连接的信号子互连器119-s以及与电源重分布焊盘118bp-p交叠并连接的电源子互连器119-p。由于在平面图中信号重分布焊盘118bp-s和信号子互连器119-s的位置基本上相同并且在平面图中电源重分布焊盘118bp-p和电源子互连器119-p的位置基本上相同，所以信号重分布焊盘118bp-s和信号子互连器119-s在图1的平面图中被示出在一起，并且电源重分布焊盘118bp-p和电源子互连器119-p在图1的平面图中被示出在一起。多个信号子互连器119-s可沿着第二方向设置在子模制层116在第一方向上的两个侧边缘处。多个电源子互连器119-p可被布置为按预定间隔围绕子半导体芯片114。
46.子互连器119可通过第二重分布绝缘层118c的开口连接到信号重分布焊盘118bp-s或电源重分布焊盘118bp-p并且可突出到第二重分布绝缘层118c的表面上方。子互连器119可包括焊球、金属凸块或其组合。然而，本实施方式不限于此，在连接到信号重分布焊盘118bp-s或电源重分布焊盘118bp-p的同时突出到第二重分布绝缘层118c的表面上方的各种形式的电互连器可用作子互连器119。
47.此外，信号重分布焊盘118bp-s和信号子互连器119-s可被分类为交换上述内部信号的那些和交换上述外部信号的那些。交换内部信号的信号重分布焊盘118bp-s和信号子互连器119-s将分别称为内部信号重分布焊盘118bp-s1和内部信号子互连器119-s1。另外，交换外部信号的信号重分布焊盘118bp-s和信号子互连器119-s将分别称为外部信号重分
布焊盘118bp-s2和外部信号子互连器119-s2。
48.下面将参照图4至图7描述具有上述子半导体封装110的半导体封装。
49.图4是例示了从顶部看的根据本公开的实施方式的半导体封装的平面图。图5是例示了图4的半导体封装的基板的上表面的平面图。图6和图7是例示了图4的半导体封装的横截面图。具体地，图6是例示了图4中的第一主芯片层叠物和第二主芯片层叠物与子半导体封装之间的内部信号交换的横截面图。图7是例示了图4中的子半导体封装与基板之间的外部信号交换、第一主芯片层叠物和第二主芯片层叠物与基板之间的电力传送以及子半导体封装与基板之间的电力传送的横截面图。
50.参照图4至图7，根据本公开的实施方式的半导体封装可包括基板100、设置在基板100上方的子半导体封装110以及设置在子半导体封装110上方的第一主芯片层叠物120和第二主芯片层叠物130。
51.基板100可以是用于半导体封装的基板，其具有电路和/或布线结构以传送电信号。例如，基板100可包括印刷电路板(pcb)。
52.基板100可具有上表面100a、在上表面100a的相对侧的下表面100b以及连接上表面100a和下表面100b的侧表面。
53.子半导体封装110、第一主芯片层叠物120和第二主芯片层叠物130可设置在基板100的上表面100a上方。具体地，子半导体封装110可被安装在基板100上方，使得子半导体芯片114的有效表面114a和子模制层116的一个表面116a面向基板100的上表面100a。即，子半导体封装110可按面向下的形式安装在基板100上方。因此，在图4的平面图中，除了子模制层116的另一表面116b之外，包括在子半导体封装110中的详细组件可能不可见。然而，为了描述方便，子半导体封装110的未被第一主芯片层叠物120和第二主芯片层叠物130覆盖的一些组件在图4中通过虚线示出。另外，为了描述方便，子半导体封装110的详细组件在图5中也通过虚线示出。作为参考，由于子半导体封装110以面向下的形式安装在基板100上方，所以图4和图5的子半导体封装110的详细组件的左右位置与图1相比颠倒。将本实施方式的半导体封装连接到外部组件的外部连接端子140可设置在基板100的下表面100b上方。作为参考，下面要描述的上表面和下表面是指示组件的各种表面的相对位置，而非指示绝对位置的表达。例如，与例示不同，在半导体封装上下颠倒的情况下，设置子半导体封装110以及第一主芯片层叠物120和第二主芯片层叠物130的表面可以是基板100的下表面，设置外部连接端子140的表面可以是基板100的上表面。
54.子基板焊盘102s、第一主基板焊盘102m1和第二主基板焊盘102m2可设置在基板100的上表面100a上。子基板焊盘102s可电连接到子半导体封装110，第一主基板焊盘102m1可电连接到第一主芯片层叠物120，第二主基板焊盘102m2可电连接到第二主芯片层叠物130。用于与外部连接端子140连接的下表面基板焊盘104可设置在基板100的下表面100b上。作为参考，基板焊盘可意指暴露在基板100的表面上以将基板100与其它组件电连接的导电元件或端子。这些基板焊盘可连接到基板100内部的电路和/或布线结构。
55.子基板焊盘102s可与子互连器119交叠并连接。当子互连器119包括金属凸块时，子基板焊盘102s可包括凸块接合指状物。
56.子基板焊盘102s可包括连接到电源子互连器119-p的电源子基板焊盘102s-p以及连接到信号子互连器119-s的信号子基板焊盘102s-s。此外，信号子基板焊盘102s-s可包括
连接到内部信号子互连器119-s1的内部信号子基板焊盘102s-s1以及连接到外部信号子互连器119-s2的外部信号子基板焊盘102s-s2。多个电源子基板焊盘102s-p可分别与电源子互连器119-p交叠并连接，因此，电源子基板焊盘102s-p可被布置为在基板100的上表面100a上围绕子半导体芯片114。多个信号子基板焊盘102s-s可分别与信号子互连器119-s交叠并连接，信号子基板焊盘102s-s可被布置为在基板100的上表面100a上与子模制层116在第一方向上的两个侧边缘中的每一个交叠。
57.第一主基板焊盘102m1可连接到第一主互连器127(稍后描述)，第二主基板焊盘102m2可连接到第二主互连器137(稍后描述)。当第一主互连器127和第二主互连器137是接合引线时，第一主基板焊盘102m1和第二主基板焊盘102m2可包括引线接合指状物。多个第一主基板焊盘102m1可沿着第二方向布置在基板100在第一方向上的第一侧边缘处。多个第二主基板焊盘102m2可沿着第二方向布置在基板100在第一方向上的第二侧边缘处。第一主基板焊盘102m1和第二主基板焊盘102m2可暴露而不被子半导体封装110覆盖。为此，子半导体封装110可在第一方向上具有比基板100的上表面100a的宽度小的宽度，并且可相对设置在基板100的中央。此外，第一主基板焊盘102m1和第二主基板焊盘102m2可暴露而不被第一主芯片层叠物120和第二主芯片层叠物130覆盖。
58.第一主基板焊盘102m1可包括：第一信号主基板焊盘102m1-s，其在子半导体封装110和第一主芯片层叠物120之间交换内部信号；以及第一电源主基板焊盘102m1-p，其用于向第一主芯片层叠物120供电。在这种情况下，第一信号主基板焊盘102m1-s可通过形成在基板100中的连接线cl电连接到与子模制层116的第一侧边缘交叠的内部信号子基板焊盘102s-s1。连接线cl可将第一主芯片层叠物120电连接至的第一信号主基板焊盘102m1-s和子半导体封装110电连接至的内部信号子基板焊盘102s-s1彼此连接。因此，可进行第一主芯片层叠物120和子半导体封装110之间的电连接。在横截面图中，连接线cl可位于与第一信号主基板焊盘102m1-s和内部信号子基板焊盘102s-s1相同的水平处。另外，连接线cl可具有线性形状以使得在平面图中第一信号主基板焊盘102m1-s与内部信号子基板焊盘102s-s1之间的距离最短。这可能是为了在第一信号主基板焊盘102m1-s和内部信号子基板焊盘102s-s1之间以最短距离形成内部信号传输路径。然而，本公开不限于此，只要第一信号主基板焊盘102m1-s和内部信号子基板焊盘102s-s1在基板100中彼此连接，连接线cl的位置和形状就可按各种方式修改。
59.第二主基板焊盘102m2可包括：第二信号主基板焊盘102m2-s，其在子半导体封装110和第二主芯片层叠物130之间交换内部信号；以及第二电源主基板焊盘102m2-p，其向第二主芯片层叠物130供电。在这种情况下，第二信号主基板焊盘102m2-s可通过形成在基板100中的连接线cl电连接到与子模制层116的第二侧边缘交叠的内部信号子基板焊盘102s-s1。连接线cl可将第二主芯片层叠物130电连接至的第二信号主基板焊盘102m2-s连接到子半导体封装110电连接至的内部信号子基板焊盘102s-s1。因此，可进行第二主芯片层叠物130和子半导体封装110之间的电连接。在横截面图中，连接线cl可位于与第二信号主基板焊盘102m2-s和内部信号子基板焊盘102s-s1相同的水平处。另外，连接线cl可具有线性形状以使得在平面图中第二信号主基板焊盘102m2-s与内部信号子基板焊盘102s-s1之间的距离最短。这可能是为了在第二信号主基板焊盘102m2-s和内部信号子基板焊盘102s-s1之间以最短距离形成内部信号传输路径。然而，本公开不限于此，只要第二信号主基板焊盘
102m2-s和内部信号子基板焊盘102s-s1在基板100中彼此连接，连接线cl的位置和形状就可按各种方式修改。
60.下表面基板焊盘104可连接到外部连接端子140。当外部连接端子140包括焊球时，下表面基板焊盘104可包括球焊盘。
61.由于已经描述了子半导体封装110的详细配置，所以将省略其详细描述。子半导体封装110可通过子互连器119电连接到基板100。具体地，参照图5和图7，电源子互连器119-p可连接到电源子基板焊盘102s-p。因此，可形成经过子半导体芯片114、电源重分布导电层118b-p、电源子互连器119-p和电源子基板焊盘102s-p的电路径(即，供电路径)。在这种情况下，由于连接到电源子互连器119-p的电源重分布导电层118b-p的长度与信号重分布导电层118b-s的长度相比相对短，所以供电路径的长度可减小。尽管未示出，电源子基板焊盘102s-p可通过基板100内部的电路和/或布线结构电连接到外部连接端子140，从而连接到外部组件(未示出)并从外部组件被供电。另外，参照图5和图7，外部信号子互连器119-s2可连接到外部信号子基板焊盘102s-s2。因此，可形成经过子半导体芯片114、信号重分布导电层118b-s、外部信号子互连器119-s2和外部信号子基板焊盘102s-s2的电路径(即，外部信号传输路径)。尽管未示出，外部信号子基板焊盘102s-s2可通过基板100内部的电路和/或布线结构电连接到外部连接端子140，从而连接到外部组件(未示出)并与外部组件交换信号。此外，参照图5和图6，内部信号子互连器119-s1可连接到内部信号子基板焊盘102s-s1。如稍后将描述的，内部信号子基板焊盘102s-s1可通过连接线cl连接到第一信号主基板焊盘102m1-s和第二信号主基板焊盘102m2-s。因此，可进行第一主芯片层叠物120和第二主芯片层叠物130中的每一个与子半导体芯片114之间的电连接。这将在描述第一主芯片层叠物120和第二主芯片层叠物130的同时一起描述。经过基板100的电源重分布导电层118b-p、电源子互连器119-p和电源子基板焊盘102s-p的供电路径可比经过基板100的信号重分布导电层118b-s、信号子互连器119-s和信号子基板焊盘102s-s的信号传输路径短。
62.第一主芯片层叠物120可包括多个第一主半导体芯片124。第一主半导体芯片124可形成在子半导体封装110上方，并且可相对于基板100的上表面100a在垂直方向上层叠。尽管本实施方式例示了第一主芯片层叠物120包括四个第一主半导体芯片124的情况，但本公开不限于此，包括在第一主芯片层叠物120中的第一主半导体芯片124的数量可按各种方式修改为一个或更多个第一主半导体芯片124。
63.第一主半导体芯片124可在朝着第一方向上的第二侧的方向上(例如，在朝着图4中的下侧以及图6和图7中的右侧的方向上)以预定偏移层叠。因此，可形成整体看时具有阶梯形状的第一主芯片层叠物120。第一主半导体芯片124的偏移层叠方向将被称为第一偏移方向。根据这种偏移层叠，第一主半导体芯片124当中除了最上第一主半导体芯片124之外的剩余第一主半导体芯片124中的每一个的上表面的第一侧边缘可暴露而不被直接位于其上的第一主半导体芯片124覆盖。例如，图4中的剩余第一主半导体芯片124中的每一个的上表面的上侧边缘以及图6和图7中的剩余第一主半导体芯片124中的每一个的上表面的左侧边缘可暴露。最上第一主半导体芯片124的上表面的第一侧边缘可暴露而不被第二主芯片层叠物130(将稍后描述)的最下第二主半导体芯片134覆盖。第一芯片焊盘125可设置在第一主半导体芯片124的这些暴露部分上。多个第一芯片焊盘125可沿着第二方向成一行布置在各个第一主半导体芯片124的上表面的第一侧边缘处。然而，本公开不限于此，各个第一
主半导体芯片124的上表面的第一侧边缘处的第一芯片焊盘125的数量和布置方式可按各种方式修改。作为参考，由于图1的平面图中未示出第一主芯片层叠物120的被第二主芯片层叠物130隐藏的部分，所以示出第一主芯片层叠物120的剩余部分(例如，最下第一主半导体芯片124的第一侧边缘)。
64.各个第一主半导体芯片124可通过第一粘合层122附接到子半导体封装110或直接位于其下方的第一主半导体芯片124。第一粘合层122可形成在各个第一主半导体芯片124的下表面上以具有与下表面交叠的形状。
65.第一主芯片层叠物120或第一主半导体芯片124可具有小于子半导体封装110的平面面积，并且可具有大于子半导体芯片114的平面面积。第一主芯片层叠物120可被设置为至少暴露设置在基板100在第一方向上的两个侧边缘处的第一主基板焊盘102m1和第二主基板焊盘102m2。
66.第一主芯片层叠物120可通过第一主互连器127连接到基板100和子半导体封装110。在本实施方式中，第一主芯片层叠物120可电连接到基板100以从基板100接收第一主芯片层叠物120的操作所需的电源。另外，第一主芯片层叠物120可电连接到子半导体封装110以与子半导体芯片114交换内部信号。第一主互连器127当中的连接第一主芯片层叠物120和基板100的互连器将被称为第一电源主互连器127p。另外，第一主互连器127当中的连接第一主芯片层叠物120和子半导体封装110的互连器将被称为第一信号主互连器127s。
67.具体地，参照图4和图6，第一信号主互连器127s可在垂直方向上将相邻第一芯片焊盘125彼此连接，并且可将最下第一主半导体芯片124的第一芯片焊盘125连接到第一信号主基板焊盘102m1-2。因此，第一主半导体芯片124可彼此电连接，第一主芯片层叠物120可通过基板100电连接到子半导体封装110。更具体地，可形成经过第一主芯片层叠物120、第一信号主互连器127s、第一信号主基板焊盘102m1-s、连接线cl、内部信号子基板焊盘102s-s1、内部信号子互连器119-s1、信号重分布导电层118b-s和子半导体芯片114的电路径(即，信号传输路径)。
68.另外，具体地，参照图4和图7，第一主电源互连器127p可在垂直方向上将相邻第一芯片焊盘125彼此连接，并且可将最下第一主半导体芯片124的第一芯片焊盘125连接到基板100的第一电源主基板焊盘102m1-p。因此，第一主半导体芯片124可彼此电连接，并且第一主芯片层叠物120可电连接到基板100。更具体地，可形成经过第一主芯片层叠物120、第一电源主互连器127p和第一电源主基板焊盘102m1-p的电路径(即，供电路径)。
69.第一主互连器127可以是接合引线。然而，本实施方式不限于此，各种类型的电互连器可用作第一主互连器127。
70.第二主芯片层叠物130可包括多个第二主半导体芯片134。第二主半导体芯片134可形成在第一主芯片层叠物120上方，并且可在垂直方向上层叠。尽管本实施方式例示了第二主芯片层叠物130包括四个第二主半导体芯片134的情况，但本公开不限于此，包括在第二主芯片层叠物130中的第二主半导体芯片134的数量可按各种方式修改为一个或更多个第二主半导体芯片134。另外，尽管在本实施方式中，包括在第二主芯片层叠物130中的第二主半导体芯片134的数量与包括在第一主芯片层叠物120中的第一主半导体芯片124的数量相同，但是要注意的是，这些数量可彼此不同。
71.第二主半导体芯片134可在朝着第一方向上的第一侧的方向上(例如，在朝着图4
中的上侧以及图6和图7中的左侧的方向上)以预定偏移层叠。因此，可形成整体看时具有阶梯形状的第二主芯片层叠物130。第二主半导体芯片134的偏移层叠方向将被称为第二偏移方向。第二偏移方向可与第一偏移方向相反。根据这种偏移层叠，第二主半导体芯片134当中的除了最上第二主半导体芯片134之外的剩余第二主半导体芯片134中的每一个的上表面的第二侧边缘可暴露而不被直接位于其上的第二主半导体芯片134覆盖。例如，图4中的剩余第二主半导体芯片134中的每一个的上表面的下侧边缘以及图6和图7中的剩余第二主半导体芯片134中的每一个的上表面的右侧边缘可暴露。最上第二主半导体芯片134可处于其整个上表面暴露的状态。第二芯片焊盘135可设置在除了最上第二主半导体芯片134之外的剩余第二主半导体芯片134的暴露部分上，并且最上第二主半导体芯片134的第二芯片焊盘135也可设置在与剩余第二主半导体芯片134的第二芯片焊盘135相同的位置处。多个第二芯片焊盘135可沿着第二方向成一行布置在各个第二主半导体芯片134的上表面的第二侧边缘处。然而，本公开不限于此，各个第二主半导体芯片134的上表面的第二侧边缘处的第二芯片焊盘135的数量和布置方式可按各种方式修改。
72.在第二主半导体芯片134是与第一主半导体芯片124相同的半导体芯片的情况下，各个第二主半导体芯片134可对应于各个第一主半导体芯片124绕在垂直方向上延伸的一个轴线旋转180度的状态。
73.各个第二主半导体芯片134可通过第二粘合层132附接到直接位于其下方的第二主半导体芯片134或第一主芯片层叠物120的最上第一主半导体芯片124。第二粘合层132可形成在各个第二主半导体芯片134的下表面上以具有与下表面交叠的形状。
74.第二主芯片层叠物130或第二主半导体芯片134可具有小于子半导体封装110的平面面积，并且可具有大于子半导体芯片114的平面面积。第二主芯片层叠物130可被设置为至少暴露设置在基板100在第一方向上的两个侧边缘处的第一主基板焊盘102m1和第二主基板焊盘102m2。
75.第二主芯片层叠物130可通过第二主互连器137连接到基板100和子半导体封装110。在本实施方式中，第二主芯片层叠物130可电连接到基板100以从基板100接收第二主芯片层叠物130的操作所需的电源。另外，第二主芯片层叠物130可电连接到子半导体封装110以与子半导体芯片114交换内部信号。第二主互连器137当中的连接第二主芯片层叠物130和基板100的互连器将被称为第二电源主互连器137p。另外，第二主互连器137当中的连接第二主芯片层叠物130和子半导体封装110的互连器将被称为第二信号主互连器137s。
76.具体地，参照图4和图6，第二信号主互连器137s可在垂直方向上将相邻第二芯片焊盘135彼此连接，并且可将最下第二主半导体芯片134的第二芯片焊盘135连接到第二信号主基板焊盘102m2-2。因此，第二主半导体芯片134可彼此电连接，并且第二主芯片层叠物130可通过基板100电连接到子半导体封装110。更具体地，可形成经过第二主芯片层叠物130、第二信号主互连器137s、第二信号主基板焊盘102m2-s、连接线cl、内部信号子基板焊盘102s-s1、内部信号子互连器119-s1、信号重分布导电层118b-s和子半导体芯片114的电路径(即，信号传输路径)。
77.另外，具体地，参照图4和图7，第二电源主互连器137p可在垂直方向上将相邻第二芯片焊盘135彼此连接，并且可将最下第二主半导体芯片134的第二芯片焊盘135连接到基板100的第二电源主基板焊盘102m2-p。因此，第二主半导体芯片134可彼此电连接，并且第
二主芯片层叠物130可电连接到基板100。更具体地，可形成经过第二主芯片层叠物130、第二电源主互连器137p和第二电源主基板焊盘102m2-p的电路径(即，供电路径)。
78.第二主互连器137可以是接合引线。然而，本实施方式不限于此，各种类型的电互连器可用作第二主互连器137。
79.作为参考，在图4和图5的平面图中，为了描述方便，第一主互连器127和第二主互连器137由不同的虚线示出。然而，要注意的是，当然，这些虚线并不反映第一主互连器127和第二主互连器137的实际形状。
80.子半导体封装110、第一主芯片层叠物120和第二主芯片层叠物130可被形成在基板100上方的模制层150覆盖。模制层150可包括诸如emc的各种模制材料。
81.上述外部连接端子140可包括焊球。然而，本公开不限于此，诸如凸块的各种导电端子可用作外部连接端子140。
82.在本实施方式的半导体封装中，第一主芯片层叠物120可在通过第一主互连器127连接到基板100和子半导体封装110的同时被识别为单个半导体芯片组。另外，第二主芯片层叠物130可在通过第二主互连器137连接到基板100和子半导体封装110的同时被识别为与第一主芯片层叠物120不同的另一单个半导体芯片组。子半导体芯片114可通过重分布结构118和子互连器119连接到基板100。
83.根据上述半导体封装，可获得以下优点。
84.首先，由于子芯片焊盘115沿着子半导体芯片114的整个边缘设置，所以与子半导体芯片114的尺寸相比可设置相对大量的子芯片焊盘115。另外，通过使用扇出技术重分布子芯片焊盘115，可方便子芯片焊盘115的设置。
85.此外，由于使用扇出技术将一些子芯片焊盘115重分布到内部信号重分布焊盘118bp-s1，并且内部信号重分布焊盘118bp-s1通过内部信号子互连器119-s1、内部信号子基板焊盘102s-s1和基板100内部的连接线cl连接到第一信号主基板焊盘102m1-s和第二信号主基板焊盘102m2-s，所以子半导体芯片114与第一主芯片层叠物120和第二主芯片层叠物130之间的信号传输距离可减小。
86.此外，由于使用扇出技术将比第一主芯片层叠物120和第二主芯片层叠物130大的子半导体封装110设置在第一主芯片层叠物120和第二主芯片层叠物130下方，所以可稳定地形成第一主芯片层叠物120和第二主芯片层叠物130。在第一主芯片层叠物120和第二主芯片层叠物130形成在子半导体芯片114上方的结构中，如果子半导体芯片114小于第一主半导体芯片124和第二主半导体芯片134，则可能导致第一主芯片层叠物120和第二主芯片层叠物130倾斜的问题。通过利用扇出技术显著增加子半导体芯片114的面积，不会导致这种问题。
87.此外，通过调节信号重分布导电层118b-s的形状和/或布置方式以使得信号重分布导电层118b-s具有相似的长度，可确保半导体封装的操作特性。例如，当存在从第一主芯片层叠物120连接到子半导体封装110的第一通道以及从第二主芯片层叠物130连接到子半导体封装110的第二通道时，第一通道的路径和第二通道的路径可具有相似的长度。因此，可最大程度地防止信号传送速率随着通道不同而变得不同。
88.此外，由于电源重分布导电层118b-p的长度比信号重分布导电层118b-s的长度短，并且电源重分布导电层118b-p和基板100通过电源子互连器119连接，所以可容易地向
子半导体芯片114供电。在这种情况下，从基板100到子半导体芯片114的供电路径的长度可缩短，因此，供电路径的阻抗可减小。这将参照图8a和图8b进一步描述。
89.图8a是说明根据本公开的实施方式的半导体封装的效果的示例的示图，图8b是说明根据比较例的半导体封装的效果的示图。与本实施方式不同，图8b例示了电源重分布导电层延伸到与信号重分布导电层相似的子模制层的边缘，并且电源重分布导电层的端部通过接合引线连接到基板的情况。
90.参照图8a，可形成相对短的电流路径(参见虚线箭头)，其经过长度较短的电源重分布导电层118b-p、设置在电源重分布导电层118b-p下方并与之连接的电源子互连器119-p、基板100以及用于供电的外部连接端子140。
91.另一方面，参照图8b，可形成相对长的电流路径(参见虚线箭头)，其经过长度较长的电源重分布导电层118b-p’、设置在电源重分布导电层118b-p’下方并与之连接的电源子互连器119-p’、基板100’以及用于供电的外部连接端子140’。
92.换言之，在图8b的比较例中，不管用于向基板100’供电的外部连接端子140’的位置如何，可形成经过长度较长的电源重分布导电层118b-p’以延伸到子模制层的边缘的供电路径，因此，与图8a的实施方式相比，相对长的供电路径可能不可避免。
93.结果，根据本实施方式，如图8a所示，可形成较短的电流路径，因此，供电路径的阻抗可减小。因此，可方便供电。
94.此外，在上述实施方式中，所有重分布导电层118b从子半导体芯片114的边缘向外延伸。然而，由于重分布导电层118b当中的电源重分布导电层118b-p具有相对短的长度，所以其可从子半导体芯片114的边缘向内延伸。这将在下面参照图9示例性地描述。
95.图9是例示了根据本公开的另一实施方式的子半导体封装的平面图。示出图9以使得子半导体芯片的有效表面被示出。对于与上述实施方式基本上相同的部分，将省略其详细描述。
96.参照图9，本实施方式的子半导体封装210可包括子半导体芯片214、子模制层216、重分布导电层218b和子互连器219。
97.多个子芯片焊盘215可设置在子半导体芯片214的有效表面214a上。
98.子模制层216可围绕子半导体芯片214的侧表面，并且可具有与子半导体芯片214的有效表面214a基本上在相同的水平的一个表面216a。因此，有效表面214a和子芯片焊盘215可暴露。
99.重分布导电层218b可包括信号重分布导电层218b-s和电源重分布导电层218b-p。
100.信号重分布导电层218b-s可在连接到子芯片焊盘215的同时从子半导体芯片214的边缘向外延伸。多个信号重分布导电层218b-s可延伸到子模制层216在第一方向上的两个侧边缘，以使得多个信号重分布焊盘218bp-s可在子模制层216在第一方向上的两个侧边缘处沿着第二方向延伸。信号重分布焊盘218bp-s可包括内部信号重分布焊盘218bp-s1和外部信号重分布焊盘218bp-s2。
101.另一方面，电源重分布导电层218b-p可在连接到子芯片焊盘215的同时从子半导体芯片214的边缘向内延伸。由于电源重分布导电层218b-p具有较短长度，所以多个电源重分布导电层218b-p可与子半导体芯片214交叠，并且可交替地设置以彼此不短路。尽管未示出，由于第一重分布绝缘层被插置在电源重分布导电层218b-p和子半导体芯片214之间，所
以除了通过子芯片焊盘215连接之外，电源重分布导电层218b-p和子半导体芯片214可彼此分离并绝缘。
102.根据如上所述的电源重分布导电层218b-p的布置方式，电源重分布焊盘218bp-p可被布置为在与子半导体芯片214交叠的区域中彼此间隔开。
103.信号子互连器219-s可连接到信号重分布焊盘218bp-s。具体地，内部信号子互连器219-s1可连接到内部信号重分布焊盘218bp-s1，外部信号子互连器219-s2可连接到外部信号重分布焊盘218bp-s2。电源子互连器219-p可连接到电源重分布焊盘218bp-p。即，电源子互连器219-p也可与子半导体芯片214交叠。
104.在本实施方式的情况下，可确保上述实施方式的所有效果。此外，可防止信号重分布导电层218b-s与电源重分布导电层218b-p之间的电短路。
105.此外，在上述实施方式中，描述了电源重分布导电层118b-p和218b-p比信号重分布导电层118b-s和218b-s短的情况。然而，本公开不限于此，电源重分布导电层的长度可与信号重分布导电层的长度相同或相似。在这种情况下，通过使用连接到电源重分布导电层的点的电源子互连器，子半导体芯片的供电路径可缩短。这将参照图10至图14示例性地描述。
106.图10是例示了从顶部看的根据本公开的另一实施方式的子半导体封装的平面图。图11是沿着图10的线a3-a3’截取的横截面图。图10和图11示出子半导体芯片的有效表面面向下的状态。图12是例示了从顶部看的根据本公开的另一实施方式的半导体封装的平面图。图13是例示了图12的半导体封装的基板的上表面的平面图。图14是例示了图12的半导体封装的横截面图。具体地，图14的子半导体封装示出沿着图13的线a4-a4’截取的横截面，图14的剩余部分用于描述第一主芯片层叠物和第二主芯片层叠物与基板之间的电力传送。将省略与上述实施方式基本上相同的部分的详细描述。
107.首先，参照图10和图11，本实施方式的子半导体封装310可包括子半导体芯片314、子模制层316、重分布结构318和子互连器319。
108.子半导体芯片314可具有设置多个子芯片焊盘315的有效表面314a、位于有效表面314a的相对侧的无效表面314b以及连接有效表面314a和无效表面314b的侧表面314c。多个子芯片焊盘315可沿着子半导体芯片314的整个边缘布置。
109.子模制层316可在围绕子半导体芯片314的侧表面314c的同时具有与子半导体芯片314的有效表面314a在基本上相同的水平的一个表面316a。因此，子模制层316可暴露子半导体芯片314的有效表面314a和子芯片焊盘315。子模制层316的另一表面316b可以是这一个表面316a的相对侧。
110.重分布结构318可形成在子半导体芯片314的有效表面314a和子模制层316的一个表面316a上方。重分布结构318可包括第一重分布绝缘层318a、重分布导电层318b和第二重分布绝缘层318c。重分布导电层318可在电连接到子芯片焊盘315的同时延伸到子模制层316的一个表面316a上。
111.重分布导电层318b可包括信号重分布导电层318b-s和电源重分布导电层318b-p。在本实施方式中，不管信号重分布导电层318b-s和电源重分布导电层318b-p如何，所有重分布导电层318b可朝着子模制层316在第一方向上的两个侧边缘延伸。作为示例，分别连接到设置在子半导体芯片314在第一方向和第二方向上的第一侧边缘和第三侧边缘处的子芯
片焊盘315的信号重分布导电层318b-s和电源重分布导电层318b-p可朝着子模制层316在第一方向上的第一侧边缘延伸。另外，分别连接到设置在子半导体芯片314在第一方向和第二方向上的第二侧边缘和第四侧边缘处的子芯片焊盘315的信号重分布导电层318b-s和电源重分布导电层318b-p可朝着子模制层316在第一方向上的第二侧边缘延伸。结果，重分布导电层318b可具有以子半导体芯片314为中心的螺旋形状。通过这种连接方法，重分布导电层318b的长度的变化可减小。
112.根据信号重分布导电层318b-s和电源重分布导电层318b-p的布置方式，如上，信号重分布导电层318b-s和电源重分布导电层318b-p的端部可沿着第二方向布置在子模制层316在第一方向上的两个侧边缘中的每一个处。信号重分布导电层318b-s的端部可通过第二重分布绝缘层318c的开口暴露以形成信号重分布焊盘318bp-s。信号重分布焊盘318bp-s可包括内部信号重分布焊盘318bp-s1和外部信号重分布焊盘318bp-s2。另一方面，电源重分布导电层318b-p的端部可通过第二重分布绝缘层318c的开口暴露，并且位于子半导体芯片314与端部之间的电源重分布导电层319b-p的预定部分可通过第二重分布绝缘层318c的开口暴露。通过第二重分布绝缘层318c暴露的电源重分布导电层318b-p的端部将被称为第二电源重分布焊盘318bp-p2，并且通过第二重分布绝缘层318c暴露的电源重分布导电层318b-p的预定部分将被称为第一电源重分布焊盘318bp-p1。即，第一电源重分布焊盘318bp-p1可比第二电源重分布焊盘318bp-p2更靠近子半导体芯片314设置。第一电源重分布焊盘318bp-p1和第二电源重分布焊盘318bp-p2将被称为电源重分布焊盘318bp-p。
113.子互连器319可包括与信号重分布焊盘318bp-s交叠并连接的信号子互连器319-s以及与电源重分布焊盘318bp-p交叠并连接的电源子互连器319-p。信号子互连器319-s可包括与内部信号重分布焊盘318bp-s1交叠并连接的内部信号子互连器319-s1以及与外部信号重分布焊盘318bp-s2交叠并连接的外部信号子互连器319-s2。电源子互连器319-p可包括与第一电源重分布焊盘318bp-p1交叠并连接的第一电源子互连器319-p1以及与第二电源重分布焊盘318bp-p2交叠并连接的第二电源子互连器319-p2。
114.接下来，将参照图12至图14描述具有图10和图11的子半导体封装310的半导体封装。
115.参照图12至图14，根据本公开的另一实施方式的半导体封装可包括基板300、设置在基板300上方的子半导体封装310以及设置在子半导体封装310上方的第一主芯片层叠物320和第二主芯片层叠物330。
116.基板300可具有上表面300a、在上表面300a的相对侧的下表面300b以及连接上表面300a和下表面300b的侧表面。
117.子半导体封装310、第一主芯片层叠物320和第二主芯片层叠物330可设置在基板300的上表面300a上方。具体地，子半导体封装310可被安装在基板100上方，使得子半导体芯片314的有效表面314a和子模制层316的一个表面316a面向基板300的上表面300a。即，子半导体封装310可按照面向下的形式安装在基板300上方。为了描述方便，子半导体封装310的未被第一主芯片层叠物320和第二主芯片层叠物330覆盖的一些组件在图12中由虚线示出。另外，为了描述方便，子半导体封装310的详细组件在图13中也由虚线示出。作为参考，由于子半导体封装310以面向下的形式安装在基板300上方，所以图12和图13的子半导体封装310的详细组件的左右位置与图10相比颠倒。将本实施方式的半导体封装连接到外部组
件的外部连接端子340可设置在基板300的下表面300b上方。
118.子基板焊盘302s、第一主基板焊盘302m1和第二主基板焊盘302m2可设置在基板300的上表面300a上。子基板焊盘302s可电连接到子半导体封装310，第一主基板焊盘302m1可电连接到第一主芯片层叠物320，第二主基板焊盘302m2可电连接到第二主芯片层叠物330。用于与外部连接端子340连接的下表面基板焊盘304可设置在基板300的下表面300b上。
119.子基板焊盘302s可与子互连器319交叠并连接。子基板焊盘302s可包括连接到电源子互连器319-p的电源子基板焊盘302s-p以及连接到信号子互连器319-s的信号子基板焊盘302s-s。电源子基板焊盘302s-p可包括连接到第一电源子互连器319-p1的第一电源子基板焊盘302s-p1以及连接到第二电源子互连器319-p2的第二电源子基板焊盘302s-p2。信号子基板焊盘302s-s可包括连接到内部信号子互连器319-s1的内部信号子基板焊盘302s-s1以及连接到外部信号子互连器319-s2的外部信号子基板焊盘302s-s2。多个第一电源子基板焊盘302s-p1可被布置为在基板300的上表面300a上围绕子半导体芯片314。多个信号子基板焊盘302s-s和多个第二电源子基板焊盘302s-p2可被布置为在基板300的上表面300a上与子模制层316在第一方向上的两个侧边缘中的每一个交叠。
120.第一主基板焊盘302m1可连接到第一主互连器327(稍后描述)，第二主基板焊盘302m2可连接到第二主互连器337(稍后描述)。多个第一主基板焊盘302m1可沿着第二方向布置在基板300在第一方向上的第一侧边缘处。多个第二主基板焊盘302m2可沿着第二方向布置在基板300在第一方向上的第二侧边缘处。第一主基板焊盘302m1和第二主基板焊盘302m2可暴露而不被子半导体封装310覆盖。此外，第一主基板焊盘302m1和第二主基板焊盘302m2可暴露而不被第一主芯片层叠物320和第二主芯片层叠物330覆盖。
121.第一主基板焊盘302m1可包括：第一信号主基板焊盘302m1-s，其在子半导体封装310和第一主芯片层叠物320之间交换内部信号；以及第一电源主基板焊盘302m1-p，其向第一主芯片层叠物320供电。在这种情况下，第一信号主基板焊盘302m1-s可通过形成在基板300中的连接线cl电连接到内部信号子基板焊盘302s-s1。
122.第二主基板焊盘302m2可包括：第二信号主基板焊盘302m2-s，其在子半导体封装310和第二主芯片层叠物330之间交换内部信号；以及第二电源主基板焊盘302m2-p，其向第二主芯片层叠物330供电。在这种情况下，第二信号主基板焊盘302m2-s可通过形成在基板300中的连接线cl电连接到内部信号子基板焊盘302s-s1。
123.由于已经描述了子半导体封装310的详细配置，所以将省略其详细描述。子半导体封装310可通过子互连器319电连接到基板300。
124.具体地，第一电源子互连器319-p1可连接到第一电源子基板焊盘302s-p1，第二电源子互连器319-p2可连接到第二电源子基板焊盘302s-p2。因此，可形成经过子半导体芯片314、电源重分布导电层318b-p、第一电源子互连器319-p1和第二电源子互连器319-p2以及第一电源子基板焊盘302s-p1和第二电源子基板焊盘302s-p2的电路径(即，供电路径)。在这种情况下，第一电源子互连器319-p1可使得能够形成较短的供电路径。此外，第一电源子互连器319-p1和第二电源子互连器319-p2可使得能够形成多个供电路径。尽管未示出，第一电源子基板焊盘302s-p1和第二电源子基板焊盘302s-p2可通过基板300内部的电路和/或布线结构电连接到外部连接端子340，从而连接到外部组件(未示出)并从外部组件被供
电。
125.另外，外部信号子互连器319-s2可连接到外部信号子基板焊盘302s-s2。因此，可形成经过子半导体芯片314、信号重分布导电层318b-s、外部信号子互连器319-s2和外部信号子基板焊盘302s-s2的电路径(即，外部信号传输路径)。尽管未示出，外部信号子基板焊盘302s-s2可通过基板300内部的电路和/或布线结构电连接到外部连接端子340，从而连接到外部组件(未示出)并与外部组件交换信号。
126.此外，内部信号子互连器319-s1可连接到内部信号子基板焊盘302s-s1。内部信号子基板焊盘302s-s1可通过连接线cl连接到第一信号主基板焊盘302m1-s和第二信号主基板焊盘302m2-s。因此，可进行第一主芯片层叠物320和第二主芯片层叠物330中的每一个与子半导体芯片314之间的电连接。第一主芯片层叠物320的结构、基板300与第一主芯片层叠物320之间的连接关系以及子半导体封装310与第一主芯片层叠物320之间的连接关系可与上述实施方式中基本上相同。另外，第二主芯片层叠物330的结构、基板300与第二主芯片层叠物330之间的连接关系以及子半导体封装310与第二主芯片层叠物330之间的连接关系可与上述实施方式中基本上相同。未说明的标号324、322、325、327、327s和327p可分别表示第一主半导体芯片、第一粘合层、第一芯片焊盘、第一主互连器、第一信号主互连器和第一电源主互连器。另外，未说明的标号334、332、335、337、337s和337p可分别表示第二主半导体芯片、第二粘合层、第二芯片焊盘、第二主互连器、第二信号主互连器和第二电源主互连器。
127.子半导体封装310、第一主芯片层叠物320和第二主芯片层叠物330可由形成在基板300上方的模制层350覆盖。
128.在本实施方式的情况下，可确保上述实施方式的所有效果。
129.另外，可形成从一个电源重分布导电层318b-p经过第一电源子互连器319-p1和第二电源子互连器319-p2的电流路径。即，可形成多条电流路径以及短电流路径。结果，供电路径的阻抗和电感可减小，因此，可方便子半导体封装310与基板300之间的供电。
130.此外，设置在两个信号重分布导电层318b-s之间的电源重分布导电层318b-p可抑制两个信号重分布导电层318b-s之间的干扰。
131.根据本公开的上述实施方式，可通过在子半导体封装上方形成包括一个或更多个主半导体芯片的主芯片层叠物来实现高容量且多功能的半导体封装，并且方便向子半导体封装供电。
132.图15示出例示了包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据所描述的实施方式的半导体封装中的至少一个。
133.存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。
134.图16示出例示了包括根据所描述的实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715彼此
联接。
135.在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的半导体封装中的一个或更多个。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
136.存储器8713可包括诸如dram的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(ssd)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
137.电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。
138.电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(pda)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
139.如果电子系统8710表示能够执行无线通信的设备，则电子系统8710可用在使用cdma(码分多址)、gsm(全球移动通信系统)、nadc(北美数字蜂窝)、e-tdma(增强时分多址)、wcdma(宽带码分多址)、cdma2000、lte(长期演进)或wibro(无线宽带互联网)的技术的通信系统中。
140.尽管出于例示性目的描述了各种实施方式，但对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本教导的精神和范围的情况下，可进行各种改变和修改。
141.相关申请的交叉引用
142.本技术要求2020年7月27日提交的韩国专利申请no.10-2020-0093000的优先权，其整体通过引用并入本文。