封装组件的制作方法

1.本发明涉及半导体技术领域，更具体的，涉及一种封装组件。


背景技术：

2.由于产品的应用功能越来越复杂，单一芯片已经不再能满足单一封装组件(package)的需求，所以必须整合多个不同芯片于单一封装组件中。现行使用硅(silicon)转接件(interposer)来整合多功能的芯片，但其相对应的生产成本非常高，而且无法再下降其整体封装组件厚度。
3.由于目前2.5d基板的制程成本非常高，不容易大量被使用，而且封装组件厚度也无法再往下降低，致使异质整合的技术并无法被大量使用至所有的产品。且异质整合基板目前因为单位尺寸(unit size)越来越大，使得制程良率随着层数越来越多而越来越低。更具体的，高阶产品的封装组件尺寸目前大都大于45mm
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45mm，结构层数大于12层板，目前的良率值在60％-70％的范围内，随着层数增加其良率逐渐下降，目前高阶使用的20层板，良率则在0-10％的范围内，这造成产品成本极高。
4.因此需要对单位尺寸、封装组件厚度做出改善，以符合产品轻薄短小的需求。


技术实现要素：

5.针对相关技术中的上述问题，本发明提出一种封装组件，能够降低成本，提升良率，同时减小结构厚度。
6.根据本发明的实施例，提供了一种封装组件，包括：第一芯片；第二芯片，与第一芯片电性连接并且所占面积与第一芯片所占面积不同；第一通孔，位于第一区中，第一区包括电性连接第一芯片和第二芯片的线路所在的区域；第二通孔，位于第二区中，第二区位于第二芯片的边缘；第三通孔，位于第二芯片下方的第三区中；第四通孔，位于第四区中，第四区包括第一芯片周围除第一区之外的区域。
7.根据本发明的实施例，第一通孔的孔径与第二通孔的孔径及第三通孔的孔径不同。
8.根据本发明的实施例，第一通孔的孔径与第四通孔的孔径不同。
9.根据本发明的实施例，第一通孔的孔径在10μm至20μm的范围内。
10.根据本发明的实施例，第二通孔的孔径在50μm至70μm的范围内。
11.根据本发明的实施例，第三通孔的孔径在50μm至70μm的范围内。
12.根据本发明的实施例，第四通孔的孔径为1mm。
13.根据本发明的实施例，第二芯片为asic(专用集成电路)芯片。
14.根据本发明的实施例，第三区包括由用于串接asic芯片的多个连接件限定的区域，并且，多个连接件限定的区域的尺寸为95μm
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95μm。
15.根据本发明的实施例，一个第三通孔位于多个连接件限定的区域内，一个第三通孔包括孔和连接在孔的顶部的接合部，孔的孔径为60μm，接合部的宽度为30μm。
16.根据本发明的实施例，第一芯片为hbm(高带宽存储器)芯片。
17.根据本发明的实施例，第一芯片的数量为两个，两个第一芯片位于第二芯片的相同一侧。
附图说明
18.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
19.图1a是根据本发明实施例的封装组件的示意俯视图；
20.图1b是根据本发明实施例的封装组件的截面图；
21.图2是根据本发明实施例的第三区的放大视图。
22.图3是根据本发明另一实施例的封装组件的截面图。
具体实施方式
23.下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
24.图1a是根据本发明实施例的封装组件的示意俯视图。图1b是根据本发明实施例的封装组件的截面图。结合图1a和图1b所示，本发明提供的封装组件包括第一芯片21和第二芯片22。第二芯片22与第一芯片21电性连接，第二芯片22与第一芯片21所占面积不同。在示出的实施例中，第二芯片22所占面积大于第一芯片21所占面积。在一些实施例中，第二芯片22可以是asic(专用集成电路)芯片。在一些实施例中，第一芯片21可以是hbm(高带宽存储器)芯片。在示出的实施例中，第一芯片21位于第二芯片22的相同一侧。但是，在其他实施例中，第一芯片21和第二芯片22可以采用其他布局，本发明不限于此。在以下说明中，将以第一芯片21为hbm芯片21，第二芯片22为asic芯片来解释本发明，并且第一芯片21可以称为hbm芯片21，第二芯片22可以称为asic芯片22，但是本发明不限于此。
25.本发明利用芯片摆设位置及其属性，至少对通孔布局进行重新设计。如图1a所示，划分了第四个区：第一区11，包括电性连接hbm芯片21和asic芯片22的线路所在的区域，该区域中的线路可以是密度高且极细的线路；第二区12位于asic芯片22的边缘，可以是asic讯号的导通位置；第三区13，位于asic芯片22下方，在一些实施例中，该区域可以是电源和地(power and ground)所在的区域；第四区13，包括第一芯片21周围除第一区11之外的区域，该区域可以是线路很少或不存在线路分布的空旷区域。
26.并且，在上述四个区11、12、13、14中分别设置通孔。在第一区11中设置第一通孔。在第二区12中设置第二通孔。在第三区13中设置第三通孔。在第四区14中设置第四通孔。根据上述四个区11、12、13、14的划分以及各个区的布局特点，四个区11、12、13、14中的第一通
孔、第二通孔、第三通孔和第四通孔尺寸可以不同。在一些实施例中，第一区11中的第一通孔的孔径与第二区12中的第二通孔的孔径以及第三区13中的第三通孔的孔径不同。在一些实施例中，第一区11中的第一通孔的孔径与第四区14中的第四通孔的孔径不同。
27.具体的，因为第一区11是密度高且极细的线路的分布区域，用以电性连接asic芯片22和hbm芯片21两种不同功能的芯片，所以此第一区11无法让混合扇出连接通孔(hybrid fanout connect via)使用，因此第一区11往下的讯号串联，第一通孔只能采用传统技术的通孔，这种传统技术的通孔的孔径在10μm至20μm的范围内。即，第一通孔的孔径在10μm至20μm的范围内。
28.第二区12为asic芯片22的讯号导通位置，并且全部分布在asic芯片22的边缘，此第二区12没有第一区11中的线路密集，因此可以在稍微空旷的位置，例如利用雷钻技术挖掘位于第二区12中的第二通孔。第二通孔的孔径在50μm至70μm的范围内。
29.第三区13位于asic芯片22下方，此第三区13中没有线路分布，而是全部为电源和地，因此可以利用此第三区13进行连接通孔(第三通孔)的布置。此第三区13中的第三通孔可以在50μm至70μm的范围内。由于此第三区13位于asic芯片22下方，所以第三通孔还可以令此区域的散热功能更加强大，避免过热问题。
30.第四区13为asic芯片22和hbm芯片21所在区域外的空旷区，所以此第四区13中的第四通孔可以利用机械钻孔技术来形成。因此，第四通孔的孔径可以约为1mm。因此，第四通孔既可以用于讯号导通用，并用于将热能向上或向下传导以扮演散热功能，同时第四通孔也可以用于屏蔽(shielding)的功能。
31.在一些实施例中，第一区11使用感光型材料来布局小尺寸的第一通孔，第二区12及第三区13分别使用雷钻技术来布局第二通孔和第三通孔，第四区13则是使用机械钻孔技术来布局第四通孔。
32.图2是根据本发明实施例的第三区13的放大视图。如图2所示，位于asic芯片22下方的第三区13多是以多个连接件(例如，8个ubm)131来连接asic芯片22，这样，在多个连接件131中间的区域中会存在一个95μm
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95μm的空间。该空间的大小刚好可以容纳雷钻形成的60μm孔并预留30μm的接合部(land)，可以确保后续稳定性不会有问题。因此，该空间可以用于形成第三区13中的第三通孔133，在该实施例中，每个第三通孔133可以包括孔和连接在孔的顶部的接合部，孔的孔径为60μm，接合部的宽度为30μm。由于第三区13下方全为电源和地，所以从电效应考量，通孔越大会得到越大的效应，所以此第三区13并没有使用重分布层(rdl)通孔串联。为了使整体散热及电效应可以得到最大效能，将连接件(例如，ubm)131下一层的rdl定义为电及热能的重新分配层，rdl与通孔串联。
33.图3是根据本发明另一实施例的封装组件的截面图。相比于图1b所示实施例，在图1b中从封装组件的上表面开始形成第四区13中的第四通孔142，也可以从封装组件的下表面开始形成第四区13中的第四通孔142，如图3所示。
34.本发明的上述技术方案，利用芯片摆设位置及其属性对通孔布局进行重新设计，可以降低成本，提升良率，同时可以将结构厚度最少减少40％。
35.上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领
域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。