形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统与流程

形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统
1.优先权要求
2.本技术要求2020年3月16日提交的“形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统(methods of forming microelectronic devices,and related microelectronic devices,memory devices,and electronic systems)”的美国专利申请第16/820,046号的提交日的权益。
技术领域
3.在各种实施例中，本公开大体上涉及微电子装置设计和制造领域。更确切地说，本公开涉及形成微电子装置的方法，且涉及相关微电子装置、存储器装置和电子系统。


背景技术：

4.微电子装置设计师通常希望通过减小个别特征的尺寸和通过减小相邻特征之间的分隔距离来增大微电子装置内的特征的集成度或密度。此外，微电子装置设计师通常希望设计不仅紧凑而且提供性能优势以及简化设计的架构。
5.用于制造微电子装置的常规过程通常包含在第一导电结构(例如，导电触点、导电插塞、导电衬垫、导电线)上或上方形成介电结构，形成延伸穿过介电结构到第一导电结构的一或多个开口，以及随后用导电材料填充开口以形成与第一导电结构电通信的第二导电结构(例如，导电触点、导电插塞、导电衬垫、导电线)。在形成第二导电结构之前，阻挡材料常常形成到界定开口的第一导电结构和介电结构的线表面。阻挡材料可用以阻碍用于形成第二导电结构的材料之间的非所要相互作用(例如，反应)和/或阻碍第二导电结构的元素到微电子装置的其它结构中的非所要迁移(例如，扩散)。不利的是，常规方法可受(例如，第二导电结构的导电材料和/或阻挡材料的)不良步阶覆盖困扰，尤其在开口的相对较高纵横比下，从而导致非所要空隙空间的形成。此外，常规方法可引起第二导电结构的由第二导电结构的粒度(例如，相对小粒度)和密度(例如，相对高晶粒密度)和/或由开口内的阻挡材料的水平占据面积引起的第二导电结构(相较于开口)的相对较小水平尺寸赋予的较不合乎需要的电阻属性(例如，相对较高电阻)。
6.因此，持续需要新的微电子装置配置来有助于增加的特征密度，同时缓解常规微电子装置配置的问题，且持续需要形成微电子装置的新方法和包含新微电子装置配置的新电子系统。


技术实现要素：

7.在一些实施例中，微电子装置包括第一导电结构、阻挡结构、导电衬里结构和第二导电结构。第一导电结构在第一介电结构中的第一填充开口内。阻挡结构在第一介电结构中的第一填充开口内且竖直地上覆第一导电结构。导电衬里结构在阻挡结构上且在竖直地上覆第一介电结构的第二介电结构中的第二填充开口内。第二导电结构竖直地上覆第二介
电结构中的第二填充开口内的导电衬里结构且水平地由第二介电结构中的第二填充开口内的导电衬里结构环绕。
8.在额外实施例中，形成微电子装置的方法包括在第一介电结构中的第一开口内形成第一导电结构。在第一开口内和第一导电结构上方形成阻挡结构。在阻挡结构和第一介电结构上方形成第二介电结构。第二开口形成于第二介电结构中以暴露阻挡结构的上部表面。导电衬里结构形成于第二介电结构中的第二开口内。导电衬里结构部分地填充第二开口且与阻挡结构的上部表面和第二介电结构的至少一个侧表面接触。在形成导电衬里结构之后，形成第二导电结构以填充第二介电结构中的第二开口内的其余空间。
9.在其它实施例中，存储器装置包括至少一个导电结构、至少一个阻挡结构、至少一个额外导电结构和至少一个存储器单元。至少一个导电结构包括第一导电材料和第二导电材料，所述第一导电材料包括阿尔法(alpha)相钨，所述第二导电材料环绕第一导电材料且与第一导电材料物理接触且包括贝塔(beta)相钨。至少一个阻挡结构下伏于至少一个导电结构的第二导电材料且与所述至少一个导电结构的第二导电材料物理接触。至少一个额外导电结构下伏于至少一个阻挡结构且与所述至少一个阻挡结构物理接触。至少一个存储器单元电耦合到至少一个导电结构和至少一个额外导电结构。
10.在又其它实施例中，电子系统包括输入装置、输出装置、以可操作方式耦合到输入装置和输出装置的处理器装置和以可操作方式耦合到处理器装置的存储器装置。存储器装置包括微电子装置结构，所述微电子装置结构包括导电结构、阻挡结构、导电衬里结构和额外导电结构。导电结构包括α相钨。阻挡结构在导电结构的上部表面上且包括导电金属氮化物。导电衬里结构在阻挡结构的上部表面上且包括贝塔相钨。额外导电结构竖直地在导电衬里结构上且大体上水平地由导电衬里结构环绕。额外导电结构包括额外阿尔法相钨。
附图说明
11.图1a到1g是根据本公开的实施例的说明形成微电子装置的方法的部分横截面图。
12.图2是根据本公开的实施例的微电子装置的简化部分剖面透视图。
13.图3是说明根据本公开的实施例的电子系统的示意性框图。
具体实施方式
14.以下描述提供具体细节，如材料成分、形状和大小，以便提供对本公开的实施例的充分描述。然而，本领域的普通技术人员将理解，可在不采用这些特定细节的情况下实践本公开的实施例。实际上，本公开的实施例可结合行业中采用的常规微电子装置制造技术来实践。此外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置)的完整过程流程。下文所描述的结构并不形成完整的微电子装置。下文仅详细地描述理解本公开的实施例所必须的那些过程动作和结构。可由常规制造技术执行从结构形成完整微电子装置的额外动作。
15.本文中呈现的图式仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。预期图中所描绘的形状将因例如制造技术和/或公差而有变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏差。举例来说，说明或被描述为箱形的区可具有粗糙和/或非线性特征，且
说明或描述为圆形的区可包含一些粗糙和/或线性特征。此外，所说明的锐角可为圆角，且反之亦然。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状且不限制本发明权利要求的范围。图式并不一定按比例绘制。此外，图式之间的共同元件可保留相同数字标号。
16.如本文中所使用，术语“衬底”意指且包含其上形成额外材料的基底材料或构造。衬底可以是半导体衬底、支撑结构上的基底半导体层、金属电极或其上形成有一或多个层、结构或区的半导体衬底。衬底可以是常规硅衬底或包括一层半导电材料的其它块状衬底。如本文中所使用，术语“块状衬底”不仅意指并包含硅晶片，而且意指并包含绝缘体上硅(soi)衬底，如蓝宝石上硅(sos)衬底和玻璃上硅(sog)衬底、基底半导体基础上的硅外延层和其它半导体或光电材料，如硅锗、锗、砷化镓、氮化镓和磷化铟。衬底可以是掺杂或未掺杂的。借助于非限制性实例，衬底可包括以下中的至少一种：硅、二氧化硅、具有原生氧化物的硅、氮化硅、含碳氮化硅、玻璃、半导体、金属氧化物、金属、氮化钛、含碳氮化钛、钽、氮化钽、含碳氮化钽、铌、氮化铌、含碳氮化铌、钼、氮化钼、含碳氮化钼、钨、氮化钨、含碳氮化钨、铜、钴、镍、铁、铝和贵金属。
17.如本文中所使用，“存储器装置”是指并包含呈现但不限于存储器功能性的微电子装置。
18.如本文中所使用，术语“竖直”、“纵向”、“水平”和“橫向”是关于结构的主平面且未必由地球的重力场界定。“水平”或“橫向”方向是大体上平行于结构的主平面的方向，而“竖直”或“纵向”方向是大体上垂直于结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对大面积的结构的表面界定。
19.如本文中所使用，描述为彼此“相邻”的特征(例如，区、结构、装置)是指并包含位于彼此最邻近(例如，最靠近)处的所公开一或多个标识的特征。不匹配“相邻”特征的所公开一或多个标识的额外特征(例如，额外区、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可定位成直接彼此邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的标识以外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征是指并包含位于彼此竖直最邻近(例如，竖直最靠近)处的所公开一或多个标识的特征。此外，描述为彼此“水平相邻”的特征是指并包含位于彼此水平最邻近(例如，水平最靠近)处的所公开一或多个标识的特征。
20.如本文中所使用，术语“包括”、“包含”、“具有”和其语法等效物是包含性的或开放的术语，不排除额外的未列出元件或方法步骤，且还包含更具限制性的术语“由
…
组成”和“基本上由
…
组成”以及其语法等效物。如本文中所使用，关于材料、结构、特征或方法动作的术语“可”指示此类材料、结构、特征或方法动作设想用于实施本公开的实施例，且优选使用此类术语而非更具限制性的术语“是”，以便避免对于应该或必须排除可与之组合使用的其它可兼容材料、结构、特征和方法的任何暗示。
21.如本文中所使用，如“在
…
下方”、“在
…
以下”、“下部”、“底部”、“在
…
上方”、“上部”、“顶部”、“前面”、“后面”、“左”、“右”和类似术语的空间相对术语可出于易于描述的目的而使用，以如图中所说明描述一个元件或特征与另一(一些)元件或特征的关系。除非另外规定，否则除图中所描绘的定向以外，空间相对术语意欲涵盖材料的不同定向。举例来
说，如果图式中的材料反向，那么描述为在其它元件或特征“以下”、“下方”或“下”或“底部上”的元件将定向于所述其它元件或特征的“上方”或“顶部上”。因此，术语“在
…
以下”可取决于使用术语的上下文而涵盖上方和以下两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文所使用的空间相对描述词相应地进行解释。
22.如本文中所使用，除非上下文另外清楚地指示，否则单数形式“一(a/an)”和“所述”还意图包含复数形式。
23.如本文中所使用，“和/或”包含相关联的所列项中的一或多个的任何和所有组合。
24.如本文中所使用，术语“配置成”是指至少一个结构和至少一个设备中的一或多个的为了以预先确定的方式有助于所述结构和所述设备中的一或多个的操作的大小、形状、材料成分、定向和布置。
25.如本文中所使用，关于给定参数、属性或条件的术语“大体上”意指并包含所属领域的一般技术人员将理解的给定参数、属性或条件符合偏差度(如在可接受的公差内)的程度。借助于实例，取决于大体上满足的特定参数、属性或条件，参数、属性或条件可满足至少90.0％，可满足至少95.0％，可满足至少99.0％，可满足至少99.9％，或甚至满足100.0％。
26.如本文中所使用，参考特定参数的数值的“约”或“大致”包含所述数值，且所属领域的一般技术人员将理解的与所述数值的偏差度在特定参数的可接受公差内。举例来说，关于数值的“约”或“大致”可包含额外数值，所述额外数值在所述数值的90.0％到110.0％的范围内，如在所述数值的95.0％到105.0％的范围内、在所述数值的97.5％到102.5％的范围内、在所述数值的99.0％到101.0％的范围内、在所述数值的99.5％到100.5％的范围内或在所述数值的99.9％到100.1％的范围内。
27.除非上下文另有指示，否则本文中所描述的材料可由任何适合的工艺形成，所述工艺包含但不限于旋转涂布、毯覆式涂布、化学气相沉积(“cvd”)、原子层沉积(“ald”)、等离子增强型ald、物理气相沉积(“pvd”)(包含溅镀、蒸镀、电离pvd和/或等离子增强cvd)或外延生长。取决于待形成的特定材料，用于沉积或生长所述材料的技术可由所属领域的一般技术人员选择。此外，除非上下文另有指示，否则本文中所描述的材料去除可由任何适合的工艺实现，所述工艺包含但不限于蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削(ion milling)、碾磨平坦化或其它已知方法。
28.图1a到1g是说明形成微电子装置(例如，存储器装置)的方法的实施例的简化部分横截面图。通过本公开的方法形成的微电子装置可包括包含上覆阻挡结构的填充开口的微电子装置结构，其中填充开口包含包括环绕其它导电结构的贝塔(β)相钨的导电衬里结构。结合下文提供的描述，所属领域的一般技术人员将显而易见本文所描述的方法和结构可用于各种装置和电子系统。
29.参考图1a，微电子装置结构100可形成以包含隔离结构102和竖直地延伸(例如，在z方向上)到隔离结构102中的至少一个导电结构104。导电结构104可位于至少部分地竖直地延伸到隔离结构102中的至少一个开口(例如，通孔、沟槽、孔口)内且可至少部分地(例如，大体上)填充所述至少一个开口。隔离结构102可形成于衬底中、衬底上或衬底上方。
30.隔离结构102可由至少一种电绝缘材料形成且包含至少一种电绝缘材料，如至少一种介电氧化物材料(例如，氧化硅(sio
x
)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟
硅酸盐玻璃、氧化铝(alo
x
)、氧化铪(hfo
x
)、氧化铌(nbo
x
)、氧化钛(tio
x
)、氧化锆(zro
x
)、氧化钽(tao
x
)和氧化镁(mgo
x
)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(sin
y
))、至少一种介电氮氧化物材料(例如，氮氧化硅(sio
x
n
y
))和至少一种介电碳氧氮化物材料(例如，碳氧氮化硅(sio
x
c
z
n
y
))中的一或多种。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，sio
x
，alo
x
，hfo
x
，nbo
x
，tio
x
，sin
y
，sio
x
n
y
，sio
x
c
z
n
y
)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，si、al、hf、nb、ti)的每一个原子的平均比的材料。由于化学式表示相对原子比和不严格的化学结构，因此隔离结构102可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可以是整数或可以是非整数。如本文中所使用，术语“非化学计量化合物”意指并包含具有某一元素组成的化合物，所述元素组成无法由定义明确的自然数的比表示且违反定比定律。隔离结构102可包含至少一种电绝缘材料的大体上均质分布或大体上异质分布。如本文中所使用，术语“均质分布”意指材料的量不贯穿结构的不同部分(例如，不同水平部分、不同竖直部分)改变。相反地，如本文中所使用，术语“异质分布”意指材料的量贯穿结构的不同部分变化。在一些实施例中，隔离结构102呈现电绝缘材料的大体上均质分布。在其它实施例中，隔离结构102呈现至少一种电绝缘材料的大体上异质分布。隔离结构102可例如由至少两种不同电绝缘材料(例如，至少两种不同介电材料)的堆叠(例如，层合物)形成且包含所述堆叠。在一些实施例中，隔离结构102由如sio
x
(例如，二氧化硅(sio2))的介电氧化物材料形成且包含所述介电氧化物材料。
31.导电结构104可由至少一种导电材料形成且包含所述至少一种导电材料，所述至少一种导电材料如至少一种金属(例如，钨(w)、钛(ti)、钼(mo)、铌(nb)、钒(v)、铪(hf)、钽(ta)、铬(cr)、锆(zr)、铁(fe)、钌(ru)、锇(os)、钴(co)、铑(rh)、铱(ir)、镍(ni)、钯(pa)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al))、至少一种合金(例如，基于co的合金、基于fe的合金、基于ni的合金、基于fe和ni的合金、基于co和ni的合金、基于fe和co的合金、基于co和ni和fe的合金、基于al的合金、基于cu的合金、基于镁(mg)的合金、基于ti的合金、钢、低碳钢、不锈钢)、至少一种导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(ge)、导电掺杂硅锗(sige))和至少一种含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种。在一些实施例中，导电结构104由w形成且包含w。导电结构104可包含至少一种导电材料的大体上均质分布或至少一种导电材料的大体上异质分布。在一些实施例中，导电结构104呈现导电材料的大体上均质分布。在额外实施例中，导电结构104呈现至少一种导电材料的大体上异质分布。导电结构104可例如由至少两种不同导电材料的堆叠形成且包含所述堆叠。
32.导电结构104可具有所要几何配置(例如，所要形状和所要尺寸)。在一些实施例中，导电结构104形成以具有准许导电结构104充当用于微电子装置结构100的导电线结构(例如，水平地延伸的布线结构)的几何配置。作为一非限制性实例，导电结构104可形成以呈现具有大体上矩形水平横截面形状的矩形棱柱形状。在额外实施例中，导电结构104形成以具有不同几何配置，如准许导电结构104充当用于微电子装置结构100的导电触点结构、导电插塞结构和导电衬垫结构中的一或多个的几何配置。作为一非限制性实例，导电结构104可形成以呈现具有圆形横截面形状、长方形横截面形状、椭圆横截面形状、方形横截面形状、泪珠横截面形状、半圆形横截面形状、墓碑状横截面形状、新月形横截面形状、三角形
横截面形状、风筝横截面形状或不规则横截面形状的柱状(例如，柱)形状。
33.隔离结构102和导电结构104可使用在本文中不详细地描述的常规工艺(例如，常规沉积工艺，如原位生长、旋涂式涂布法、毯覆式涂布、cvd、ald和pvd中的一或多种；常规图案化和材料去除工艺，如常规光刻曝光工艺、常规显影工艺、常规蚀刻工艺)和常规处理设备来形成。
34.接下来参考图1b，可选择性地去除导电结构104的上部部分以形成导电结构104的凹进上部表面106。如图1b中所展示，导电结构104的凹进上部表面106可从隔离结构102的上部表面108竖直地偏移(例如，在z方向上)高度h1(例如，深度、竖直距离)。高度h1可至少部分地基于随后待形成于导电结构104和隔离结构102的表面上或上方的阻挡结构的预定厚度而选择，如下文进一步详细描述。借助于非限制性实例，高度h1可在约2纳米(nm)到约200nm的范围内，如约2nm到约100nm、约2nm到约50nm的范围内。
35.如图1b中所展示，导电结构104的上部部分的选择性去除形成至少部分地由导电结构104的凹进上部表面106界定且暴露隔离结构102的侧表面(例如，侧壁)的上部部分的沟槽110。沟槽110可具有对应于导电结构104的水平形状和水平尺寸(例如，大体上与导电结构104的水平形状和水平尺寸相同)的水平形状和水平尺寸(例如，宽度、长度)。
36.导电结构104的上部部分可通过用配制成去除导电结构104的暴露部分而不大体上去除隔离结构102的暴露部分的至少一种蚀刻剂(例如，至少一种湿式蚀刻剂)处理微电子装置结构100来选择性地去除。微电子装置结构100可使用在本文中不详细地描述的常规工艺(例如，旋转涂布工艺、喷涂工艺、浸渍涂布工艺、蒸气涂布工艺、浸泡工艺、其组合)和常规处理设备来暴露于蚀刻剂。
37.接下来参考图1c，阻挡结构112可形成于沟槽110(图1b)内。阻挡结构112可形成于导电结构104的凹进上部表面106和隔离结构102的侧表面的暴露上部部分上或上方。阻挡结构112可大体上填充沟槽110(图1b)，且可约束于沟槽110(图1b)的边界(例如，水平边界、竖直边界)内。如图1c中所展示，阻挡结构112的上部表面114可大体上与隔离结构102的上部表面108共面。换句话说，阻挡结构112的竖直最上部边界可大体上与隔离结构102的竖直最上部边界共面。
38.阻挡结构112可由保护导电结构104的导电材料免于与用以竖直地在导电结构104上方形成一或多个额外结构的一或多种材料的非所要相互作用(例如，反应)的至少一种阻挡材料形成且包含所述至少一种阻挡材料。借助于非限制性实例，阻挡结构112的阻挡材料可保护导电结构104的导电材料(例如，钨(w))免于与用以在导电结构104上方形成额外结构的含硅材料(例如，硅烷(sih4)、二硅烷(si2h6))的相互作用，所述相互作用可另外产生具有比导电结构104的导电材料更大的电阻率的非所要金属硅化物材料(例如，硅化钨(wsi
x
))。在一些实施例中，阻挡结构112包括含钽材料、含钨材料、含钛材料、含钴材料、含锰材料和含钌材料中的一或多种。举例来说，阻挡结构112可由元素钽(ta)、氮化钽(tan
y
)、元素钨(w)、氮化钨(wn
y
)、碳氮化钨(wc
x
n
y
)、元素钛(ti)、氮化钛(tin
y
)、元素钴(co)和元素锰(mn)中的一或多种形成且包含所述元素钽(ta)、氮化钽(tan
y
)、元素钨(w)、氮化钨(wn
y
)、碳氮化钨(wc
x
n
y
)、元素钛(ti)、氮化钛(tin
y
)、元素钴(co)和元素锰(mn)中的一或多种。在一些实施例中，阻挡结构112由tin
y
形成且包含tin
y
。
39.阻挡结构112可具有能够大体上防止材料之间的非所要相互作用和/或用于形成
与阻挡结构112相邻的至少一个结构和与阻挡结构112相邻的至少一个其它结构的任何厚度。阻挡结构112的厚度可小于或等于(例如，可大体上等于)沟槽110(图1b)的高度h1。借助于非限制性实例，阻挡结构112的厚度可在约2nm到约200nm的范围内，如约2nm到约100nm、约2nm到约50nm的范围内。
40.阻挡结构112可使用在本文中不详细地描述的常规工艺(例如，常规材料沉积工艺、常规材料去除工艺)和常规处理设备形成。举例来说，可在隔离结构102和导电结构104的在沟槽110(图1b)内部和外部的表面上沉积(例如，通过ald工艺和保形cvd工艺中的一或多种保形地沉积)阻挡材料，且随后可(例如，通过至少一个cmp工艺)去除沟槽110(图1b)的边界外部的阻挡材料的至少部分以形成阻挡结构112。
41.接下来参考图1d，额外隔离结构116可形成于隔离结构102的上部表面108和阻挡结构112的上部表面114上或上方，且随后至少一个开口118(例如，沟槽、通孔、孔口)可形成于额外隔离结构116中以暴露阻挡结构112的上部表面114的至少一部分。如图1d中所展示，阻挡结构112的上部表面114可至少部分地界定开口118的下部竖直边界(例如，底面、底部)，且额外隔离结构116的侧表面(例如，侧壁)可至少部分地界定开口118的水平边界(例如，侧面)。
42.额外隔离结构116可由至少一种电绝缘材料形成且包含所述至少一种电绝缘材料，如至少一种介电氧化物材料(例如，sio
x
，磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
和mgo
x
中的一或多种)、至少一种介电氮化物材料(例如，sin
y
)、至少一种介电氮氧化物材料(例如，sio
x
n
y
)和至少一种介电碳氧氮化物材料(例如，sio
x
c
z
n
y
)中的一或多种。额外隔离结构116可包含至少一种电绝缘材料的大体上均质分布或大体上异质分布。在一些实施例中，额外隔离结构116呈现电绝缘材料的大体上均质分布。在其它实施例中，额外隔离结构116呈现至少一种电绝缘材料的大体上异质分布。额外隔离结构116可例如由至少两种不同电绝缘材料(例如，至少两种不同介电材料)的堆叠(例如，层合物)形成且包含所述堆叠。额外隔离结构116的材料组合物可大体上与隔离结构102的材料组合物相同，或额外隔离结构116的材料组合物可不同于隔离结构102的材料组合物。在一些实施例中，额外隔离结构116由如sio
x
(例如，sio2)的介电氧化物材料形成且包含所述介电氧化物材料。
43.额外隔离结构116内的开口118可形成以呈现所要几何配置(例如，所要形状和所要尺寸)。开口118的几何配置可至少部分地取决于导电结构104(且因此，阻挡结构112)的几何配置且取决于待形成于开口118内的额外结构(例如，衬里结构、额外导电结构)的几何配置，如下文进一步详细描述。在一些实施例中，开口118形成以呈现大体上与导电结构104的水平横截面形状相同的水平横截面形状，和小于或等于(例如，小于)导电结构104的水平宽度的水平宽度(例如，在x方向上)。在额外实施例中，开口118形成以呈现不同于导电结构104的水平横截面形状的水平横截面形状，和/或大于导电结构104的水平宽度的水平宽度(例如，在x方向上)。
44.额外隔离结构116内的开口118可设置于阻挡结构112上或上方的所要水平位置(例如，在x方向上、在与x方向正交的另一水平方向上)处。如图1d中所展示，在一些实施例中，开口118大体上水平地定中心(例如，在x方向上)于阻挡结构112(且因此，导电结构104)上。在额外实施例中，开口118从与其相关联(例如，由此至少部分地未覆盖)的阻挡结构112
的水平中心(例如，在x方向上)水平地偏移(例如，在x方向上)。
45.额外隔离结构116和额外隔离结构116内的开口118可使用在本文中不详细地描述的常规工艺(例如，常规材料沉积工艺、常规材料去除工艺)和常规处理设备来形成。举例来说，额外隔离结构116可使用至少一种材料沉积工艺(例如，旋涂式涂布法、毯覆式涂布、cvd、ald和pvd中的一或多种)来形成于隔离结构102和阻挡结构112上或上方，且随后其一或多个部分可选择性地经受各向异性蚀刻(例如，各向异性干式蚀刻，如rie、深rie、等离子蚀刻、反应性离子束蚀刻和化学辅助离子束蚀刻中的一或多种)以形成开口118。
46.接下来参考图1e，半导电衬里结构120可形成于开口118内。半导电衬里结构120可部分地(例如，少于完全地)填充开口118，且可覆盖开口118的边界(例如，水平边界、竖直边界)内部的微电子装置结构100的所暴露水平延伸表面和所暴露竖直延伸表面。举例来说，半导电衬里结构120可竖直地在暴露于开口118内的阻挡结构112的上部表面114的一部分上或上方形成，且水平地在暴露于开口118内的额外隔离结构116的侧表面上或上方形成。
47.半导电衬里结构120可由至少一种半导电材料形成且包含所述至少一种半导电材料，如硅材料、硅锗材料、硼材料、锗材料、砷化镓材料、氮化镓材料和磷化铟材料中的一或多种。借助于非限制性实例，半导电衬里结构120可由至少一种硅材料形成且包含至少一种硅材料。如本文中所使用，术语“硅材料”意指并包含包含元素硅或硅化合物的材料。半导电衬里结构120可例如由一或多种单晶硅和多晶硅形成且包含所述一或多种单晶硅和多晶硅。在一些实施例中，半导电衬里结构120包括多晶硅。
48.任选地，半导电衬里结构120的半导电材料可掺杂有一或多种掺杂剂。掺杂剂(如果存在)可例如包括促进后续从半导电衬里结构120的半导电材料形成钨(例如，β相钨)的材料，如下文进一步详细描述。在一些实施例中，掺杂剂包括至少一种n型掺杂剂，如磷(p)、砷(ar)、锑(sb)和铋(bi)中的一或多种。在额外实施例中，掺杂剂包括至少一种p型掺杂剂，如硼(b)、铝(al)和镓(ga)中的一或多种。在其它实施例中，掺杂剂包括碳(c)、氟(f)、氯(cl)、溴(br)、氢(h)、氘(2h)、氦(he)、氖(ne)和氩(ar)中的一或多种。
49.半导电衬里结构120的厚度可至少部分地取决于开口118的尺寸(例如，在x方向上的宽度、在z方向上的高度)且取决于待形成于开口118内的额外材料和结构的尺寸。借助于非限制性实例，半导电衬里结构120的厚度可在约一(1)nm到约10nm的范围内，如约1nm到约8nm或约1nm到约5nm的范围内。在一些实施例中，半导电衬里结构120形成以呈现约2nm到约4nm的范围内的厚度。此外，半导电衬里结构120形成为在其整个厚度中大体上均质的，或半导电衬里结构120可形成为在其整个厚度中异质的。在一些实施例中，半导电衬里结构120形成为在其整个厚度中大体上均质的。
50.半导电衬里结构120可使用在本文中不详细地描述的一或多个常规工艺(例如，常规材料沉积工艺，如常规保形材料沉积工艺；常规材料去除工艺，如常规平坦化工艺)和常规处理设备来形成。借助于非限制性实例，半导电衬里材料可保形地沉积(例如，通过ald工艺和保形cvd工艺中的一或多种)至少在阻挡结构112和额外隔离结构116的在开口118内部和外部的表面上，且随后开口118的边界外部的半导电衬里材料的至少部分可去除(例如，通过至少一种cmp工艺)以形成半导电衬里结构120。此外，半导电衬里材料可使用常规材料植入工艺和常规材料扩散工艺中的一或多种来任选地掺杂有一或多种掺杂剂。
51.接下来参考图1f，半导电衬里结构120(图1e)可转换成钨衬里结构122。转换工艺
可将半导电衬里结构120(图1e)的半导电材料(例如，硅材料，如多晶硅)转换成钨。钨衬里结构122的钨中的至少一些可包括β相钨。β相钨具有亚稳定的a15立方结构。β相钨的晶粒可呈现总体上柱状形状。包含于钨衬里结构122内的钨可仅以β相存在，或可以β相和以阿尔法(α)相存在。如果存在，α相钨具有亚稳定的体心立方结构。α相钨的晶粒可呈现总体上等距形状。如果钨衬里结构122包含β相钨和α相钨，那么包含在钨衬里结构122中的β相钨的量可不同于包含在钨衬里结构122中的α相钨的量，或可大体上与包含在钨衬里结构122中的α相钨的量相同。在一些实施例中，包含在钨衬里结构122中的β相钨的量大于包含在钨衬里结构122中的α相钨的量。举例来说，包含在钨衬里结构122中的钨的至少大部分(例如，大于50％，如大于或等于约60％、大于或等于约70％、大于或等于约80％、大于或等于约90％、大于或等于约95％或大于或等于约99％)可以β相存在。
52.在其中一或多种掺杂剂包含在半导电衬里结构120(图1e)中的实施例中，一或多种掺杂剂还可包含在钨衬里结构122中。在一些实施例中，钨衬里结构122形成以大体上不含分布于其β相钨内的掺杂剂。在额外实施例中，钨衬里结构122形成以包含掺杂有一或多种n型掺杂剂(例如，p、ar、sb和bi中的一或多种)的β相钨。在其它实施例中，钨衬里结构122形成以包含掺杂有一或多种p型掺杂剂(例如，b、al和ga中的一或多种)的β相钨。在又其它实施例中，钨衬里结构122形成以包含掺杂有c、f、cl、br、h、2h、he、ne和ar中的一或多种的β相钨。如果存在，钨衬里结构122的掺杂剂可例如支持(例如，有助于、促进)钨衬里结构122的β相钨的稳定性。
53.钨衬里结构122的厚度可小于或等于半导电衬里结构120(图1f)的厚度。作为一非限制性实例，钨衬里结构122的厚度可小于或等于半导电衬里结构120的厚度且在约一(1)nm到约10nm的范围内，如约1nm到约8nm或约1nm到约5nm的范围内。在一些实施例中，钨衬里结构122形成以呈现约2nm到约4nm的范围内的厚度。
54.钨衬里结构122可通过用一或多种化学物质处理半导电衬里结构120(图1e)从而有助于将其半导电材料(例如，硅材料)转换成钨(例如，β相钨、α相钨)来形成。借助于非限制性实例，如果半导电衬里结构120(图1e)包括硅材料，如多晶硅，那么半导电衬里结构120(图1e)可用六氟化钨(wf6)处理以形成钨衬里结构122。半导电衬里结构120(图1e)的硅(si)可与wf6反应以产生钨(w)和四氟化硅(sif4)。作为气体去除所产生的sif4。所产生的w保留以形成钨衬里结构122。半导电衬里结构120(图1e)可例如使用常规cvd设备在约200℃到约500℃的范围内的温度下用wf6处理。
55.接下来参考图1g，额外导电结构124可形成于开口118(图1f)内的钨衬里结构122上或上方。额外导电结构124可至少部分地(例如，大体上)填充不由钨衬里结构122占据的开口118(图1f)的其余部分。额外导电结构124可大体上约束于开口118(图1f)的边界(例如，竖直边界、水平边界)内。钨衬里结构122的内侧表面和上部表面可分别界定额外导电结构124的水平边界和下部竖直边界。此外，额外导电结构124的上部竖直边界可大体上与额外隔离结构116和钨衬里结构122的上部竖直边界共面。
56.额外导电结构124可由至少一种导电材料形成且包含至少一种导电材料，如金属(例如，w、ti、mo、nb、v、hf、ta、cr、zr、fe、ru、os、co、rh、ir、ni、pa、pt、cu、ag、au、al)、合金(例如，基于co的合金、基于fe的合金、基于ni的合金、基于fe和ni的合金、基于co和ni的合金、基于fe和co的合金、基于co和ni和fe的合金、基于al的合金、基于cu的合金、基于mg的合
金、基于ti的合金、钢、低碳钢、不锈钢)、含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)、导电掺杂半导体材料(例如，导电掺杂si、导电掺杂ge、导电掺杂sige)中的一或多种。额外导电结构124的材料组合物可大体上与导电结构104的材料组合物相同，或额外导电结构124的材料组合物可不同于导电结构104的材料组合物。在一些实施例中，额外导电结构124由钨(w)形成且包含钨(w)。
57.额外导电结构124的导电材料(例如，钨)中的至少一些(例如，至少大部分，大体上全部)可具有与钨衬里结构122的钨中的至少一些(例如，至少大部分，大体上全部)不同的结晶相结构。借助于非限制性实例，额外导电结构124可形成以包括α相钨。包含于额外导电结构124内的钨可仅以α相存在，或可以α相和以β相存在。如果额外导电结构124包含α相钨和β相钨，那么包含在额外导电结构124中的α相钨的量可大于包含在额外导电结构124中的β相钨的量。举例来说，包含在额外导电结构124中的钨中的至少大部分(例如，大于50％，如大于或等于约60％、大于或等于约70％、大于或等于约80％、大于或等于约90％、大于或等于约95％或大于或等于约99％)可以α相存在。在一些实施例中，额外导电结构124由α相钨形成且包含α相钨，且钨衬里结构122由β相钨形成且包含β相钨。在额外实施例中，额外导电结构124和导电结构104各自由α相钨形成且包含α相钨，且钨衬里结构122由β相钨形成且包含β相钨。
58.在一些实施例中，钨衬里结构122充当用于形成额外导电结构124的晶种层(例如，晶核层)。在此类实施例中，钨衬里结构122的β相钨可有助于额外导电结构124内的比在额外导电结构124在钨衬里结构122不存在的情况下形成的情况下相对更大的粒度。额外导电结构124的粒度可例如大体上类似于钨衬里结构122的粒度。因此，额外导电结构124可具有比可在额外导电结构124在不采用钨衬里结构122作为晶种层的情况下形成的情况下以其它方式实现的电阻率相对更低的电阻率。
59.额外导电结构124可通过在本文中不详细地描述的常规工艺(例如，常规材料沉积工艺，如常规cvd工艺、常规pvd工艺和常规ald工艺中的一或多种；常规材料去除工艺，如常规cmp工艺)和常规处理设备来形成于开口118(图1f)内。
60.在形成额外导电结构124后，视需要，微电子装置结构100可经受进一步处理。在一些实施例中，在形成微电子装置结构100后，微电子装置结构100经受至少一种热处理工艺以至少部分地(例如，大体上)将钨衬里结构122的β相钨转换成α相钨。热处理工艺可例如包含将钨衬里结构122加热到大于或等于约700℃(例如，在约700℃到约800℃的范围内)的温度以将其β相钨转换成α相钨。在额外实施例中，在形成额外导电结构124之后，钨衬里结构122的β相钨不转换成α相钨。
61.因此，根据本公开的实施例，微电子装置包括第一导电结构、阻挡结构、导电衬里结构和第二导电结构。第一导电结构在第一介电结构中的第一填充开口内。阻挡结构在第一介电结构中的第一填充开口内且竖直地上覆第一导电结构。导电衬里结构在阻挡结构上且在竖直地上覆第一介电结构的第二介电结构中的第二填充开口内。第二导电结构竖直地上覆第二介电结构中的第二填充开口内的导电衬里结构且水平地由第二介电结构中的第二填充开口内的导电衬里结构环绕。
62.此外，根据本公开的实施例，形成微电子装置的方法包括在第一介电结构中的第一开口内形成第一导电结构。在第一开口内和第一导电结构上方形成阻挡结构。在阻挡结
构和第一介电结构上方形成第二介电结构。第二开口形成于第二介电结构中以暴露阻挡结构的上部表面。导电衬里结构形成于第二介电结构中的第二开口内。导电衬里结构部分地填充第二开口且与阻挡结构的上部表面和第二介电结构的至少一个侧表面接触。在形成导电衬里结构之后，形成第二导电结构以填充第二介电结构中的第二开口内的其余空间。
63.根据本公开的实施例的微电子装置结构(例如，先前参考图1g描述的微电子装置结构100)可用于本公开的微电子装置的实施例中。举例来说，图2说明根据本公开的实施例的微电子装置200(例如，存储器装置，如3d nand快闪存储器装置)的部分剖面透视图。微电子装置200的一或多个部分可包含例如在先前参考图1g描述的工艺阶段后的微电子装置结构100的实施例。
64.如图2中所展示，微电子装置200可包含具有在层面210中布置的导电结构204和绝缘结构206的竖直交替(例如，在z方向上)序列的堆叠结构202；楼梯结构212具有由层面210的边缘(例如，在x方向上的水平末端)界定的阶梯214。此外，微电子装置200可进一步包含彼此串联耦合的存储器单元218的竖直串216、数据线220(例如，位线)、源极结构222、存取线224、第一选择栅极226(例如，上部选择栅极、漏极选择栅极(sgd))、选择线228、第二选择栅极230(例如，下部选择栅极、源极选择栅极(sgs))、触点结构232和控制单元234(例如，控制装置)。存储器单元218的竖直串216竖直地延伸且与导电线和层面(例如，数据线220、源极结构222、堆叠结构202的层面210、存取线224、第一选择栅极226、选择线228、第二选择栅极230)正交。触点结构232可如所展示将组件彼此电耦合(例如，选择线228到第一选择栅极226，存取线224到堆叠结构202的层面210)。控制单元234可竖直地在存储器单元218的竖直串216以下定位，且可包含串驱动器电路、导通门、用于选择栅极的电路、用于选择导电线(例如，存取线224、选择线228、数据线220、额外存取线、额外选择线、额外数据线)的电路、用于放大信号的电路和用于感测信号的电路中的一或多个。在一些实施例中，控制单元234至少部分地(例如，大体上)放置在由存储器单元218的竖直串216占据的水平区域的水平边界(例如，在x方向和y方向上)内。控制单元234可例如电耦合到数据线220、源极结构222、存取线224和选择线228。在一些实施例中，控制单元234包含互补型金属氧化物半导体(cmos)电路。在此类实施例中，控制单元234可表征为具有“阵列下cmos”(“cua”)配置。
65.先前参考图1g描述的微电子装置结构100可用于微电子装置200内的一或多个位置处。借助于非限制性实例，包含与彼此电通信的相邻导电结构的微电子装置200内的一或多个位置可呈现在先前参考图1g描述的处理阶段处的微电子装置结构100的配置。在一些实施例中，数据线220各自分别具有对应于额外导电结构124(图1g)的配置，与数据线220电通信的触点结构232中的一些各自分别具有对应于导电结构104(图1g)的配置，且具有对应于阻挡结构112(图1g)和钨衬里结构122的配置的额外结构插入于数据线220和与其电通信的触点结构232之间。在额外实施例中，堆叠结构202的导电结构204各自分别具有对应于额外导电结构124(图1g)的配置，与导电结构204电通信的触点结构232中的一些各自分别具有对应于导电结构104(图1g)的配置，且具有对应于阻挡结构112(图1g)和钨衬里结构122的配置的额外结构插入于导电结构204和与其电通信的触点结构232之间。
66.因此，根据本公开的实施例，存储器装置包括至少一个导电结构、至少一个阻挡结构、至少一个额外导电结构和至少一个存储器单元。至少一个导电结构包括第一导电材料和第二导电材料，所述第一导电材料包括阿尔法相钨，所述第二导电材料环绕第一导电材
料且与第一导电材料物理接触且包括贝塔相钨。至少一个阻挡结构下伏于至少一个导电结构的第二导电材料且与所述至少一个导电结构的第二导电材料物理接触。至少一个额外导电结构下伏于至少一个阻挡结构且与所述至少一个阻挡结构物理接触。至少一个存储器单元电耦合到至少一个导电结构和至少一个额外导电结构。
67.根据本公开的实施例的微电子装置结构(例如，先前参考图1g描述的微电子装置结构100)和微电子装置(例如，先前参考图2描述的微电子装置200)可用于本公开的电子系统的实施例中。举例来说，图3是根据本公开的实施例的说明性电子系统300的框图。电子系统300可包括例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝式电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、具有wi
‑
fi或蜂窝功能的平板计算机(例如或平板计算机)、电子书、导航装置等。电子系统300包含至少一个存储器装置302。存储器装置302可包括例如本文中先前所描述的微电子装置结构(例如，先前参考图1g描述的微电子装置结构100)和微电子装置(例如，先前参考图2描述的微电子装置200)中的一或多个的实施例。电子系统300可进一步包含至少一个电子信号处理器装置304(通常称为“微处理器”)。电子信号处理器装置304可任选地包含本文中先前所描述的微电子装置结构(例如，先前参考图1g描述的微电子装置结构100)和微电子装置(例如，先前参考图2描述的微电子装置200)中的一或多个的实施例。虽然存储器装置302和电子信号处理器装置304描绘为图3中的两(2)个单独装置，但在额外实施例中，具有存储器装置302和电子信号处理器装置304的功能性的单个(例如，仅一个)存储器/处理器装置包含在电子系统300中。在此类实施例中，存储器/处理器装置可包含本文中先前所描述的微电子装置结构和微电子装置中的一或多个。电子系统300可进一步包含用于由用户将信息输入到电子系统300的一或多个输入装置306，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统300可进一步包含用于将信息(例如，视觉或音频输出)输出到用户的一或多个输出装置308，例如监视器、显示器、打印机、音频输出插孔和扬声器中的一或多个。在一些实施例中，输入装置306和输出装置308可包括可用以将信息输入到电子系统300且将视觉信息输出到用户的单个触摸屏装置。输入装置306和输出装置308可与存储器装置302和电子信号处理器装置304中的一或多个电通信。
68.因此，根据本公开的实施例，电子系统包括输入装置、输出装置、以可操作方式耦合到输入装置和输出装置的处理器装置和以可操作方式耦合到处理器装置的存储器装置。存储器装置包括微电子装置结构，所述微电子装置结构包括导电结构、阻挡结构、导电衬里结构和额外导电结构。导电结构包括阿尔法相钨。阻挡结构在导电结构的上部表面上且包括导电金属氮化物。导电衬里结构在阻挡结构的上部表面上且包括贝塔相钨。额外导电结构竖直地在导电衬里结构上且大体上水平地由导电衬里结构环绕。额外导电结构包括额外阿尔法相钨。
69.本公开的方法、结构(例如，微电子装置结构100)、装置(例如，微电子装置200)和系统(例如，电子系统300)相较于常规结构、常规装置和常规系统有利地有助于改良的性能、可靠性和耐久性、更低成本、提高的组件小型化、改良的图案质量和更大的封装密度中的一或多个。本公开的方法、结构和装置可缓解与包含相邻且彼此电通信的导电结构(例如，触点结构、导电线结构)的常规配置的常规微电子装置的形成、处理和/或操作相关的问题。作为一非限制性实例，本公开的方法可相较于常规方法有助于竖直相邻且与额外导电
结构电通信的相对高纵横比(har)导电结构(例如，具有大于或等于约5:1(如在约5:1到约100:1的范围内)的竖直高度与水平宽度的比率的导电结构)的相对更低电阻率和改良的性能。
70.下文阐述本公开的额外非限制性实例实施例。
71.实施例1：一种微电子装置，其包括：第一导电结构，其在第一介电结构中的第一填充开口内；阻挡结构，其在第一介电结构中的第一填充开口内且竖直地上覆第一导电结构；导电衬里结构，其在阻挡结构上且在竖直地上覆第一介电结构的第二介电结构中的第二填充开口内；和第二导电结构，其竖直地上覆第二介电结构中的第二填充开口内的导电衬里结构且水平地由所述导电衬里结构环绕。
72.实施例2：根据实施例1所述的微电子装置，其中阻挡结构从第一导电结构的上部表面和导电衬里结构的下部表面竖直地延伸且在第一导电结构的上部表面与导电衬里结构的下部表面之间。
73.实施例3：根据实施例1和2中一个实施例所述的微电子装置，其中：导电衬里结构从阻挡结构的上部表面和第二导电结构的下部表面竖直地延伸且在阻挡结构的上部表面与第二导电结构的下部表面之间；和导电衬里结构从第二导电结构的至少一个侧表面和第二介电结构的至少一个侧表面水平地延伸且在第二导电结构的至少一个侧表面与第二介电结构的至少一个侧表面之间。
74.实施例4：根据实施例1到3中任一实施例所述的微电子装置，其中阻挡结构大体上约束于第一填充开口的水平边界和竖直边界内。
75.实施例5：根据实施例1到4中任一实施例所述的微电子装置，其中导电衬里结构的至少大部分包括贝塔相钨。
76.实施例6：根据实施例1到5中任一实施例所述的微电子装置，其中第二导电结构的至少大部分包括阿尔法相钨。
77.实施例7：根据实施例1到6中任一实施例所述的微电子装置，其中第二导电结构的粒度大体上与导电衬里结构的粒度相同。
78.实施例8：根据实施例1到7中任一实施例所述的微电子装置，其中阻挡结构包括氮化钛、氮化钽和氮化钨中的一或多个。
79.实施例9：根据实施例1到8中任一实施例所述的微电子装置，其中第二导电结构具有在约5:1到约100:1的范围内的纵横比。
80.实施例10：根据实施例1到9中任一实施例所述的微电子装置，其中第二填充开口的水平区域小于或等于第一填充开口的水平区域。
81.实施例11：根据实施例1到10中任一实施例所述的微电子装置，其中第二导电结构的水平中心与第一导电结构的水平中心大体上对准。
82.实施例12：一种形成微电子装置的方法，其包括：在第一介电结构中的第一开口内形成第一导电结构；在第一开口内且在第一导电结构上方形成阻挡结构；在阻挡结构和第一介电结构上方形成第二介电结构；在第二介电结构中形成第二开口以暴露阻挡结构的上部表面；在第二介电结构中的第二开口内形成导电衬里结构，导电衬里结构部分地填充第二开口且与阻挡结构的上部表面和第二介电结构的至少一个侧表面接触；和在形成导电衬里结构之后，形成第二导电结构以填充第二介电结构中的第二开口内的其余空间。
83.实施例13：根据实施例12所述的方法，其中在第一开口内和第一导电结构上方形成阻挡结构包括：使第一开口内的第一导电结构的上部表面凹进以形成上覆第一导电结构的沟槽；和用阻挡材料填充沟槽以形成阻挡结构，阻挡结构大体上约束于沟槽的水平边界和竖直边界内。
84.实施例14：根据实施例13所述的方法，其中用阻挡材料填充沟槽包括用氮化钛填充沟槽。
85.实施例15：根据实施例12到14中任一实施例所述的方法，其中在第二介电结构中形成第二开口包括形成第二开口以具有大于或等于约5:1的纵横比。
86.实施例16：根据实施例12到15中任一实施例所述的方法，其中在第二介电结构中的第二开口内形成导电衬里结构包括：在第二介电结构中的第二开口内形成半导电衬里结构；和将半导电衬里结构转换成导电衬里结构，导电衬里结构包括贝塔相钨。
87.实施例17：根据实施例16所述的方法，其中：在第二介电结构中的第二开口内形成半导电衬里结构包括在暴露于第二开口内的阻挡结构的上部表面的部分和第二介电结构的至少一个侧表面上方保形地沉积多晶硅材料；且将半导电衬里结构转换成导电衬里结构包括用六氟化钨处理多晶硅材料。
88.实施例18：根据实施例12到17中任一实施例所述的方法，其中在第二介电结构中的第二开口内形成导电衬里结构包括形成导电衬里结构的至少大部分以包括贝塔相钨。
89.实施例19：根据实施例12到18中任一实施例所述的方法，其中形成第二导电结构以填充第二介电结构中的第二开口内的其余空间包括形成第二导电结构的至少大部分以包括阿尔法相钨。
90.实施例20：根据实施例12到19中任一实施例所述的方法，其中形成第二导电结构以填充第二介电结构中的第二开口内的其余空间包括形成第二导电结构以具有大体上等于导电衬里结构的粒度的粒度。
91.实施例21：一种存储器装置，其包括：至少一个导电结构，其包括：第一导电材料，其包括阿尔法相钨；第二导电材料，其环绕第一导电材料且与第一导电材料物理接触且包括贝塔相钨；至少一个阻挡结构，其下伏于至少一个导电结构的第二导电材料且与所述至少一个导电结构的第二导电材料物理接触；和至少一个额外导电结构，其下伏于至少一个阻挡结构且与至少一个阻挡结构物理接触；和至少一个存储器单元，其电耦合到至少一个导电结构和至少一个额外导电结构。
92.实施例22：根据实施例21所述的存储器装置，其中：至少一个导电结构和至少一个额外导电结构中的第一个包括在第一方向上水平地延伸的至少一个导电线结构；和至少一个导电结构和至少一个额外导电结构中的第二个包括在与第一方向正交的第二方向上竖直地延伸的至少一个导电触点结构。
93.实施例23：根据实施例21和22中一个实施例所述的存储器装置，其中至少一个导电结构的第二导电材料大体上环绕至少一个导电结构的第一导电材料的水平边界和下部竖直边界。
94.实施例24：根据实施例21到23中任一实施例所述的存储器装置，其中至少一个阻挡结构包括导电金属氮化物材料且大体上约束于至少一个导电结构的第二导电材料的下部竖直边界以下。
95.实施例25：一种电子系统，其包括：输入装置；输出装置；处理器装置，其以可操作方式耦合到输入装置和输出装置；和存储器装置，其以可操作方式耦合到处理器装置且包括至少一个微电子装置结构，所述微电子装置结构包括：导电结构，其包括阿尔法相钨；阻挡结构，其在导电结构的上部表面上且包括导电金属氮化物；导电衬里结构，其在阻挡结构的上部表面上且包括贝塔相钨；和额外导电结构，其竖直地在导电衬里结构上且大体上水平地由导电衬里结构环绕，额外导电结构包括额外阿尔法相钨。
96.虽然本公开易有各种修改和替代形式，但具体实施例已经在图中借助于实例展示且已在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开涵盖落入以下所附权利要求书的范围内的所有修改、等效物和替代方案以及其合法等效物。