双极晶体管及其制作方法与流程

本发明涉及半导体技术领域，特别是涉及一种双极晶体管及其制作方法。

背景技术：

晶体三极管由两个背靠背的pn结构成，通常用于获取电压、电流或信号的放大增益。双极晶体管是晶体管的一种，通常具有两种基本结构：pnp型和npn型。在这3层半导体中，中间一层称基区，外侧两层分别称发射区和集电区。通常，当基区注入少量电流时，在发射区和集电区之间就会形成较大的电流，这就是晶体管的放大效应。双极晶体管中，电子和空穴同时参与导电。同场效应晶体管相比，双极型晶体管体积小、重量轻、耗电少、寿命长、可靠性高。

在传统的技术中，高频和微波功率晶体管已普遍采用多晶硅发射极来提高性能。由于采用多晶硅发射极工艺可以形成较浅的发射结和较窄的基区宽度，较浅的发射结和基区结能够实现短的渡越时间和小的寄生电容，可以大幅提升双极晶体管的发射效率和优异的高频性能。以npn型的双极晶体管作为示例，对上述双极晶体管的通常结构进行说明。这种采用多晶硅发射极的双极晶体管通常包括层叠设置的n型衬底和n型外延层，p型基区即轻掺杂p型层设置于n型外延层的表面，p型基区上还设置有n型发射区；基极接触即重掺杂p型层设置于p型基区的两端，用于连接至基极金属。上述结构的双极晶体管中的集电极-基极击穿电压(bvcbo)往往较低，有待于进一步的提高。

技术实现要素：

基于此，有必要提供一种能够提高集电极-基极击穿电压的双极晶体管。

根据本发明的一个实施例，一种双极晶体管，其包括衬底层、第一外延层、第二外延层、第三外延层与第四外延层；

所述第一外延层层叠设置于所述衬底层上，所述第二外延层层叠设置于所述第一外延层上，所述第三外延层与所述第二外延层接触连接，所述第四外延层部分嵌入所述第二外延层中、部分嵌入所述第一外延层中，所述第三外延层与所述第四外延层间隔设置；

其中，所述第一外延层与所述第三外延层的掺杂类型为第一掺杂类型，且所述第三外延层中的掺杂浓度高于所述第一外延层；所述第二外延层与所述第四外延层的掺杂类型为与所述第一掺杂类型不相同的第二掺杂类型，且所述第四外延层中的掺杂浓度高于所述第二外延层；所述第四外延层嵌入所述第一外延层中的深度≥1μm。

在其中一个实施例中，所述第二外延层的厚度为1μm～2μm。

在其中一个实施例中，所述第四外延层嵌入所述第一外延层与所述第二外延层的总深度为4μm～8μm。

在其中一个实施例中，所述第三外延层设置于所述第二外延层中，且从所述第二外延层的上表面露出。

在其中一个实施例中，嵌入所述第二外延层中的部分第四外延层贯穿所述第二外延层。

在其中一个实施例中，还包括发射极、基极与集电极，所述发射极与所述第三外延层电接触，所述基极与所述第四外延层电接触，所述集电极与所述衬底层电接触。

在其中一个实施例中，还包括层叠设置于所述第二外延层上的图案化的介质层，所述介质层中设置有暴露出所述第三外延层的第三过孔与暴露出所述第四外延层的第四过孔，所述发射极设置于所述第三过孔中且与所述第三外延层相接触，所述基极设置于所述第四过孔中且与所述第四外延层相接触。

在其中一个实施例中，所述集电极设置于所述衬底层远离所述第一外延层的一侧表面上。

在其中一个实施例中，所述第四外延层有多个，相邻的所述第四外延层之间的间距为6μm～10μm。

在其中一个实施例中，所述第一外延层中的掺杂浓度为1×10¹¹个/cm²～1×10¹²个/cm²；和/或

所述第二外延层中的掺杂浓度为1×10¹³个/cm²～1×10¹⁴个/cm²；和/或

所述第四外延层中的掺杂浓度为1×10¹⁴个/cm²～1×10¹⁵个/cm²。

进一步地，一种双极晶体管的制作方法，其包括如下步骤：

在基材上制备第三外延层和第四外延层，所述基材包括衬底层、第一外延层和第二外延层，所述第一外延层层叠设置于所述衬底层上，所述第二外延层层叠设置于所述第一外延层上，所述第三外延层与所述第二外延层接触连接，所述第四外延层部分嵌入所述第二外延层中、部分嵌入所述第一外延层中，所述第三外延层与所述第四外延层间隔设置；

其中，所述第一外延层与所述第三外延层的掺杂类型为第一掺杂类型，且所述第三外延层中的掺杂浓度高于所述第一外延层；所述第二外延层与所述第四外延层的掺杂类型为与所述第一掺杂类型不相同的第二掺杂类型，且所述第四外延层中的掺杂浓度高于所述第二外延层；

在制备所述第四外延层的过程中包括：刻蚀所述第二外延层和所述第一外延层的部分区域，形成贯穿所述第二外延层并抵达所述第一外延层内部的沟槽，在所述沟槽中填充所述第四外延层的材料，在所述第一外延层中部分沟槽的深度≥2μm。

在其中一个实施例中，先制备所述第四外延层，再制备所述第三外延层，在制备所述第三外延层的过程中包括：

在所述第二外延层上形成一层整体覆盖所述第二外延层与所述第四外延层的包覆体，并回刻所述包覆体，保留环绕所述第四外延层并与所述第四外延层表面持平的部分包覆体；

刻蚀未受到所述包覆体覆盖区域的所述第二外延层与所述第四外延层，在所述第二外延层表面形成凹槽；

去除所述包覆体并利用所述凹槽制备第三外延层。

在其中一个实施例中，利用所述凹槽制备所述第三外延层的具体方法为：

在所述凹槽内填充第三外延层的材料；或

在所述凹槽内填充具有第一掺杂类型的多晶硅，并进行退火处理，使所述多晶硅中的掺杂元素扩散入所述第二外延层中，形成第三外延层。

传统的双极晶体管中，由于采用注入工艺进行制备，其基区的厚度通常都仅为1μm以下，这导致基区结和基极接触区都非常浅。相较于传统的双极晶体管，上述实施例制备的双极晶体管具有如下有益效果：

其中，第四外延层实际上可作为基极接触区。该基极接触区嵌入第二外延层的深度≥2μm，形成较深的基极接触区耗尽层，器件的发射区被基极接触区所限定，当器件承担集电极-基极反偏电压时，通过基极接触区耗尽层夹断来保护基区，能够有效提升器件的集电极-基极击穿电压。

传统的双极晶体管中还存在一个问题，即为了获得更大的饱和集电极电流ic，基极接触区之间的距离会很大，基区结面积需要做得较大，导致基区中的掺杂浓度分布不均，宏观表现即为晶体管的放大系数不稳定。进一步地，上述双极晶体管中的第二外延层的厚度≥1μm，将第二外延层的厚度做得更厚，有利于提高晶体管放大系数的稳定性。

附图说明

图1为一实施例的双极晶体管器件的结构示意图；

图2为一实施例的双极晶体管器件的制备过程示意图；

其中，各附图标记及说明如下：

10、双极晶体管；101、基极；102、发射极；103、集电极；110、衬底层；120、第一外延层；130、第二外延层；140、第三外延层；150、第四外延层；160、介质层。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。本文所使用的“多”包括两个和多于两个的项目。本文所使用的“某数以上”应当理解为某数及大于某数的范围。

根据本发明的一个实施例，一种双极晶体管，其包括衬底层、第一外延层、第二外延层、第三外延层与第四外延层；

所述第一外延层层叠设置于所述衬底层上，所述第二外延层层叠设置于所述第一外延层上，所述第三外延层与所述第二外延层接触连接，所述第四外延层部分嵌入所述第二外延层中、部分嵌入所述第一外延层中，所述第三外延层与所述第四外延层间隔设置；

其中，所述第一外延层与所述第三外延层的掺杂类型为第一掺杂类型，且所述第三外延层中的掺杂浓度高于所述第一外延层；所述第二外延层与所述第四外延层的掺杂类型为与所述第一掺杂类型不相同的第二掺杂类型，且所述第四外延层中的掺杂浓度高于所述第二外延层；所述第四外延层嵌入所述第一外延层中的深度≥1μm。

进一步地，第四外延层嵌入第一外延层中的深度≥2μm。

请参照图1，其示出了根据上述实施例的进一步具体的双极晶体管10，其包括衬底层110、第一外延层120、第二外延层130、第三外延层140、第四外延层150。其中，第一外延层120层叠设置于衬底层110上，第二外延层130层叠设置于第一外延层120上，第三外延层140接触第二外延层130设置，第四外延层150部分嵌入第二外延层130、部分嵌入第一外延层120中，第三外延层140与第四外延层150层叠设置。

进一步地，第一外延层120与第三外延层140中具有第一掺杂类型，第三外延层140中的掺杂浓度高于第一外延层120。第二外延层130与第四外延层150中具有与第一掺杂类型不同的第二掺杂类型，且第四外延层150中的掺杂浓度高于第二外延层130。并且，第四外延层150嵌入第二外延层130的深度≥2μm。进一步地，第四外延层150嵌入第一外延层120与第二外延层130的总深度≥4μm。

其中，第一掺杂类型选自p型掺杂或n型掺杂中的一种，第二掺杂类型选自另一种。该实施例中的第一掺杂类型为n型掺杂，第二掺杂类型为p型掺杂。为了便于理解该双极晶体管的构造及有益效果，下文中均以n型掺杂和p型掺杂明确表示该双极晶体管中的各外延层中的掺杂类型。

进一步地，可以理解，由于第一外延层120中的n型掺杂浓度低于第三外延层140，为了方便说明，在该实施例中，也可以用n-外延层以表示第一外延层120，用n+外延层以表示第三外延层140；同理，用p-外延层表示第二外延层130，用p+外延层表示第四外延层150。

在其中一个具体示例中，衬底层110也具有第一掺杂类型，即衬底层110为n型掺杂。

传统的双极晶体管中，通常都是采用注入p型掺杂元素的工艺在n-外延层上形成p-掺杂区，p-掺杂区作为基区，并进一步在该p-掺杂区中通过注入形成p+掺杂区，p+掺杂区作为基极接触区。然而如此制备的器件的集电极-基极击穿电压还有待于进一步提升。

本发明中提出了一种深沟槽基极101接触区的结构设计，即上述实施例的双极晶体管10。在该实施例的双极晶体管10中，将第四外延层150(p+外延层)贯穿第二外延层130(p-外延层)并深深地嵌入到第一外延层120(n-外延层)内。这种深沟槽形式的基极接触区能够保护基区。具体地，当器件承担集电极-基极反偏电压时，通过基极接触区耗尽层夹断来保护基区，使得器件的集电极-基极击穿电压得到有效提升。

可以理解的是，第四外延层150的上部位于第二外延层130中，下部位于第一外延层120中，则下部从第二外延层130与第一外延层120的界面处伸入第一外延层120中，下部的长度≥2μm。上部与下部的长度之和≥4μm。

在其中一个具体示例中，第三外延层140设置于第二外延层130中且从第二外延层130表面露出。具体地，第三外延层140从第二外延层130的上表面露出。例如，第二外延层130中开设有第一槽位，第二外延层130设置于该第一槽位中。

在其中一个具体示例中，第二外延层130的厚度≥1μm。进一步地，第二外延层130的厚度≥1.1μm；进一步地，第二外延层的厚度≥1.5μm。第二外延层130的厚度做得更厚，有利于提高晶体管放大系数的稳定性。传统的双极晶体管中，由于采用注入工艺进行制备，其p-掺杂区的厚度通常都仅为1μm以下，这导致基区结非常浅。这还带来了一个问题，即为了获得更大的饱和集电极电流ic，基极接触区之间的距离会很大，基区结面积需要做得较大，导致基区中的掺杂浓度分布不均，宏观表现即为晶体管的放大系数不稳定。

在其中一个具体示例中，第二外延层130的厚度为1μm～2μm。

在其中一个具体示例中，第四外延层150嵌入第一外延层120与第二外延层130的总深度为4μm～8μm。

在其中一个具体示例中，第四外延层150的上表面从第二外延层130中暴露，以便于与后续设置的基极电连接。

在其中一个具体示例中，第四外延层150的上端，即嵌入第二外延层130的部分第四外延层贯穿第二外延层130设置。

在其中一个具体示例中，第三外延层140设置于第二外延层130中，且从第二外延层130的上表面露出。

在其中一个具体示例中，该实施例的双极晶体管10还包括发射极102、基极101与集电极103，发射极102与第三外延层140电接触，基极101与第四外延层150电接触，集电极103与衬底层110电接触。

进一步地，该实施例的双极晶体管10还包括层叠设置于第二外延层130上的图案化的介质层160，介质层160中设置有暴露出第三外延层140的第三过孔与暴露出第四外延层150的第四过孔。其中，发射极102设置于第三过孔中且与第三外延层140相接触，基极101设置于第四过孔中且与第四外延层150相接触。

在其中一个具体示例中，集电极103层叠设置于衬底层110远离第一外延层120的一侧表面上。

在其中一个具体示例中，第四外延层150有多个，相邻的第四外延层150之间的间距为6μm～10μm。

在其中一个具体示例中，第一外延层120中的掺杂浓度为1×10¹¹个/cm²～1×10¹²个/cm²，进一步地，第一外延层120中的掺杂浓度为1.2×10¹¹个/cm²～1×10¹²个/cm²，更进一步地，第一外延层120中的掺杂浓度为1.5×10¹¹个/cm²～1×10¹²个/cm²。传统的双极晶体管10中的掺杂浓度仅有约1×10¹⁰个/cm²～1×10¹¹个/cm²；而在本实施例中，对应于结构的改变，包括第二外延层130厚度以及第四外延层150嵌入深度的增加，将第一外延层120中的掺杂浓度提高至1×10¹¹个/cm²～1×10¹²个/cm²。

在其中一个具体示例中，第二外延层130中的掺杂浓度为1×10¹³个/cm²～1×10¹⁴个/cm²。进一步地，第二外延层130中的掺杂浓度为1.2×10¹³个/cm²～1×10¹⁴个/cm²。更进一步地，第二外延层130中的掺杂浓度为1.5×10¹³个/cm²～1×10¹⁴个/cm²。

在其中一个具体示例中，第四外延层150中的掺杂浓度为1×10¹⁴个/cm²～1×10¹⁵个/cm²。进一步地，第四外延层150中的掺杂浓度为1.2×10¹⁴个/cm²～1×10¹⁵个/cm²。更进一步地，第四外延层150中的掺杂浓度为1.5×10¹⁴个/cm²～1×10¹⁵个/cm²。

可以理解的是，由于采用注入工艺进行制备，传统技术中的双极晶体管中的p+掺杂区通常仅能够做到1μm以下的厚度。上述实施例提供的双极晶体管10为了进一步提高集电极-基极击穿电压，并且改善放大系数不稳定的问题，提高了第四外延层150嵌入深度，并且优选地还提高了第二外延层130的厚度。由此，本发明还提供了一种对应上述实施例的双极晶体管10的制备方法，该制备方法与传统的注入工艺的制备方法存在显著的区别。

该制备方法包括如下步骤：

在基材上制备第三外延层和第四外延层，所述基材包括衬底层、第一外延层和第二外延层，所述第一外延层层叠设置于所述衬底层上，所述第二外延层层叠设置于所述第一外延层上，所述第三外延层与所述第二外延层接触连接，所述第四外延层部分嵌入所述第二外延层中、部分嵌入所述第一外延层中，所述第三外延层与所述第四外延层间隔设置；

其中，所述第一外延层与所述第三外延层的掺杂类型为第一掺杂类型，且所述第三外延层中的掺杂浓度高于所述第一外延层；所述第二外延层与所述第四外延层的掺杂类型为与所述第一掺杂类型不相同的第二掺杂类型，且所述第四外延层中的掺杂浓度高于所述第二外延层；

在制备所述第四外延层的过程中包括：刻蚀所述第二外延层和所述第一外延层的部分区域，形成贯穿所述第二外延层并抵达所述第一外延层内部的沟槽，在所述沟槽中填充所述第四外延层的材料，在所述第一外延层中部分沟槽的深度≥2μm。

进一步地，该制备方法可以包括如下步骤：

在基底中的第二外延层上设置暴露第四外延层区域的掩模层；

刻蚀所述第二外延层上的第四外延层区域，形成贯穿所述第二外延层并抵达所述第一外延层内部的沟槽，在所述第一外延层中部分沟槽的深度≥2μm；

在所述沟槽中制备第四外延层；

去除所述掩模层并在所述第二外延层上制备与所述第四外延层间隔设置的第三外延层。

具体地，请同时参照图2示出的制备过程示意图，该制备过程可包括如下步骤：

步骤s1，获取基片。

该基片包括层叠设置的衬底层、第一外延层和第二外延层。第一外延层设置于衬底层上，第二外延层设置于第一外延层上。

可选地，衬底层、第一外延层和第二外延层可以是一个实体半导体基片(例如硅片)上的不同掺杂区域，也可以是多层实体半导体基片的层叠设置。

步骤s2，在第二外延层表面设置暴露第四外延层区域的掩模层。

具体地，可以首先在第二外延层表面制备一层掩模，掩模材料可以选自氧化硅，掩模可以是通过氧化基片形成，也可以是沉积形成。该掩模的厚度可以为

对制备好的掩模进行光刻及刻蚀，刻蚀完成后去除光刻胶，形成图案化的掩模层，该图案化的掩模层之间具有暴露部分第二外延层的间隙，该间隙之间即第四外延层区域。

步骤s3，在表面掩模层的阻挡下，刻蚀第二外延层上的第四外延层区域，形成贯穿第二外延层并抵达所述第一外延层内部的沟槽，在所述第一外延层中部分沟槽的深度≥2μm，该沟槽的总深度≥4μm。

在其中一个具体示例中，该沟槽的径向宽度为1μm～1.5μm。

在其中一个具体示例中，该沟槽有多个，相邻的沟槽之间的间距为6μm～10μm。该沟槽用于后续填充第四外延层，相邻的第四外延层之间的区域为双极晶体管发射区，因而沟槽的间距可以等同于后续制备的发射区的尺寸。

步骤s4，在该沟槽中制备第四外延层。

在其中一个具体示例中，第四外延层的掺杂浓度为1×10¹⁴个/cm²～1×10¹⁵个/cm²。

在其中一个具体示例中，在沟槽中填充第四外延层之后，可能会形成高于掩模层表面的部分第四外延层，此时还可以包括回刻的步骤，以使得第四外延层上表面与掩模层的上表面齐平。

步骤s5，去除掩模层。

在其中一个具体示例中，去除掩模层的方式可以是湿法腐蚀。去除掩模层之后，会留下突出于第二外延层表面的第四外延层。

步骤s6，在第二外延层和第四外延层上表面整体制备一层包覆体，并对该包覆体进行回刻至暴露第二外延层与第四外延层的上表面。

在其中一个具体示例中，该包覆体的材料选自氮化硅。氮化硅的厚度可以是

由于在先形成的第四外延层突出于第二外延层表面，因此制备的包覆体在第四外延层突出部分的两侧也会形成凸起，在对该包覆体进行回刻之后，会保留环绕第四外延层并与第四外延层表面持平的部分包覆体，形成设置于第四外延层两侧的包覆体侧墙。

步骤s7，在该包覆体侧墙的阻挡下，对第二外延层和第四外延层进行局部刻蚀。

局部刻蚀指的是该刻蚀仅少量去除第二外延层和第四外延层的上端部分，在第二外延层表面上形成凹槽。可以理解，存在包覆体侧墙的区域下的第二外延层并不会被刻蚀。在其中一个具体示例中，刻蚀深度为更具体地，刻蚀深度与在先形成的掩模层的厚度保持一致。根据先前的制备过程可知，第四外延层突出于第二外延层的部分厚度与掩模层的厚度基本保持一致，因此，保持刻蚀深度为或是与在先形成的掩模层的厚度一致，还能够去除突出部分的第四外延层，使得第四外延层与包覆体侧墙区域下的第二外延层表面保持齐平。

步骤s8，去除包覆体侧墙，并利用第二外延层表面的凹槽制备第三外延层。

在其中一个具体示例中，去除包覆体侧墙的工艺可以选自湿法腐蚀。

在其中一个具体示例中，利用凹槽制备第三外延层的具体方法为：

在凹槽内填充第三外延层的材料；或

在凹槽内填充具有第一掺杂类型(n型掺杂)的多晶硅，并进行退火处理，使所述多晶硅中的掺杂元素扩散入所述第二外延层中，形成第三外延层。

步骤s9，在第二外延层、第三外延层和第四外延层的表面上制备图案化的介质层，图案化的介质层中具有暴露出第三外延层的第三过孔与暴露出所述第四外延层的第四过孔。

进一步地，还包括在第三过孔中制备发射极以及在第四过孔中制备基极的步骤。

进一步地，还包括在衬底层远离第一外延层的一侧制备集电极的步骤。

上述双极晶体管的制备方法中，为了提高第四外延层在第一外延层中的嵌入深度，抛弃了传统的制备工艺中采用的注入法制备基极接触区的步骤，转而采用刻蚀法预先形成贯穿第二外延层并深入第一外延层中的沟槽，再填充第四外延层的方法进行制备。

进一步地，为了提高第二外延层的厚度，抛弃了传统的制备工艺中采用的注入法制备基区的步骤，转而采用预先形成一整层第二外延层的方法进行制备。并且，将第三外延层重新制备于第二外延层内，而不是采用向基区注入的方法形成发射极，有利于提高发射极的均匀性。

上述实施例制备的双极晶体管中，第四外延层可以作为基极接触区。该基极接触区嵌入第二外延层的深度≥2μm，形成较深的基极接触区耗尽层，器件的发射区被基极接触区所限定，当器件承担集电极-基极反偏电压时，通过基极接触区耗尽层夹断来保护基区，能够有效提升器件的集电极-基极击穿电压。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。