半导体结构的形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有沟道结构，所述沟道结构包括一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部；对相邻所述伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿所述沟道结构的沟槽，所述第一开槽处理包括一次或多次的子开槽处理，且所述子开槽处理与所述沟道叠层一一对应，其中，所述子开槽处理的步骤包括：去除相邻所述伪栅结构之间的沟道叠层，形成第一凹槽；沿垂直于所述伪栅结构侧壁的方向，去除所述第一凹槽侧壁露出的部分宽度的牺牲层，形成与所述第一凹槽相连通的第一内侧墙槽，所述第一内侧墙槽的侧壁相对于所述第一凹槽的侧壁向内凹进；在所述第一内侧墙槽中形成第一内侧墙；完成所述第一开槽处理后，在所述沟槽中形成源漏掺杂层。
6.与现有技术相比，本发明实施例的技术方案具有以下优点：
7.本发明实施例提供的形成方法中，对相邻所述伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿所述沟道结构的沟槽，所述第一开槽处理包括一次或多次的子开槽处理，且所述子开槽处理与所述沟道叠层一一对应，其中，所述子开槽处理的步骤包括：去除相邻所述伪栅结构之间的沟道叠层，形成第一凹槽，沿垂直于所述伪栅结构侧壁的方向，去除所述第一凹槽侧壁露出的部分宽度的牺牲层，形成与所述第一凹槽相连通的第一内侧墙
槽，所述第一内侧墙槽的侧壁相对于所述第一凹槽的侧壁向内凹进，在所述第一内侧墙槽中形成第一内侧墙；本发明实施例中，所述第一开槽处理包括一次或多次子开槽处理，则所述每次子开槽处理是独立的，且所述子开槽处理与所述沟道叠层一一对应，因此，在每次子开槽处理时，可以根据实际需求，形成不同尺寸大小的第一内侧墙槽，从而形成不同尺寸大小的第一内侧墙，也就是说，每个所述第一内侧墙的尺寸是可调节的，而且，在每次子开槽处理的步骤中，在形成第一内侧墙槽后，再进行下一次子开槽处理，相比于将所有第一内侧墙槽都形成之后，再同时形成内侧墙的方案，本发明实施例在进行后续子开槽处理时，已形成的第一内侧墙能够对所在的第一内侧墙槽进行保护，且与利用刻蚀工艺中的保护气体进行保护的方案相比，第一内侧墙的均匀性更好，使得第一内侧墙的保护作用得以保证，从而有利于降低后续子开槽处理对已形成的第一内侧墙的尺寸产生影响的概率，有利于形成形貌和尺寸更精准的第一内侧墙槽，综上，通过进行一次或多次子开槽处理，以单独控制每一个第一内侧墙槽的尺寸，有利于满足对半导体结构不同的性能需求，同时有利于提高所述半导体结构的性能。
附图说明
8.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
9.图6至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
10.图18至图21是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
11.目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
12.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
13.参考图1，提供基底10，基底10上形成有沟道结构20，所述沟道结构20上形成有补偿层30，所述沟道结构20包括一个或多个沟道叠层21，其中，所述沟道叠层21包括牺牲层22和位于所述牺牲层22上的沟道层23，所述基底10上还形成有横跨所述沟道结构20和补偿层30的伪栅结构40，所述伪栅结构40覆盖所述沟道结构20的部分侧壁和部分顶部。
14.参考图2，去除相邻所述伪栅结构40之间的补偿层30和沟道结构20，形成贯穿所述沟道结构20的沟槽26。
15.参考图3，沿垂直于伪栅结构40侧壁的方向，去除所述沟槽26侧壁露出的部分宽度的牺牲层22和补偿层30，形成与所述沟槽26相连通的内侧墙槽28。
16.参考图4，在所述内侧墙槽28中形成内侧墙25。
17.参考图5，在所述沟槽26中形成源漏掺杂层50；形成源漏掺杂层50后，去除所述伪栅结构40，露出牺牲层22；去除被暴露的牺牲层22，在所述伪栅结构40和牺牲层22的位置处形成包覆沟道层23的金属栅极结构60。
18.形成沟槽26后，将所有内侧墙槽28都统一形成之后，再同时形成内侧墙25，则难以根据实际需求形成不同尺寸大小的所述内侧墙槽28，从而难以形成不同尺寸大小的内侧墙
25，也就是说，各个所述内侧墙25的尺寸难以独立调节，而且，在形成后续的内侧墙槽28的过程中，利用刻蚀工艺中的保护气体对已形成的内侧墙槽28进行保护，难以精准控制已形成的所述内侧墙槽28的尺寸和形貌，同时也导致在所述内侧墙槽28中形成的内侧墙均匀性较差，进而难以提高所述半导体结构的性能。
19.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有沟道结构，所述沟道结构包括一个或多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部；对相邻所述伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿所述沟道结构的沟槽，所述第一开槽处理包括一次或多次的子开槽处理，且所述子开槽处理与所述沟道叠层一一对应，其中，所述子开槽处理的步骤包括：去除相邻所述伪栅结构之间的沟道叠层，形成第一凹槽；沿垂直于所述伪栅结构侧壁的方向，去除所述第一凹槽侧壁露出的部分宽度的牺牲层，形成与所述第一凹槽相连通的第一内侧墙槽，所述第一内侧墙槽的侧壁相对于所述第一凹槽的侧壁向内凹进；在所述第一内侧墙槽中形成第一内侧墙；完成所述第一开槽处理后，在所述沟槽中形成源漏掺杂层。
20.本发明实施例提供的形成方法中，对相邻所述伪栅结构之间的沟道结构进行第一开槽处理，形成贯穿所述沟道结构的沟槽，所述第一开槽处理包括一次或多次的子开槽处理，且所述子开槽处理与所述沟道叠层一一对应，其中，所述子开槽处理的步骤包括：去除相邻所述伪栅结构之间的沟道叠层，形成第一凹槽，沿垂直于所述伪栅结构侧壁的方向，去除所述第一凹槽侧壁露出的部分宽度的牺牲层，形成与所述第一凹槽相连通的第一内侧墙槽，所述第一内侧墙槽的侧壁相对于所述第一凹槽的侧壁向内凹进，在所述第一内侧墙槽中形成第一内侧墙；本发明实施例中，所述第一开槽处理包括一次或多次子开槽处理，则所述每次子开槽处理是独立的，且所述子开槽处理与所述沟道叠层一一对应，因此，在每次子开槽处理时，可以根据实际需求，形成不同尺寸大小的第一内侧墙槽，从而形成不同尺寸大小的第一内侧墙，也就是说，每个所述第一内侧墙的尺寸是可调节的，而且，在每次子开槽处理的步骤中，在形成第一内侧墙槽后，再进行下一次子开槽处理，相比于将所有第一内侧墙槽都形成之后，再同时形成内侧墙的方案，本发明实施例在进行后续子开槽处理时，已形成的第一内侧墙能够对所在的第一内侧墙槽进行保护，且与利用刻蚀工艺中的保护气体进行保护的方案相比，第一内侧墙的均匀性更好，使得第一内侧墙的保护作用得以保证，从而有利于降低后续子开槽处理对已形成的第一内侧墙的尺寸产生影响的概率，有利于形成形貌和尺寸更精准的第一内侧墙槽，综上，通过进行一次或多次子开槽处理，以单独控制每一个第一内侧墙槽的尺寸，有利于满足对半导体结构不同的性能需求，同时有利于提高所述半导体结构的性能。
21.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
22.图6至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
23.参考图6，提供基底100，所述基底100上形成有沟道结构200，所述沟道结构200包括一个或多个沟道叠层210，所述沟道叠层210包括牺牲层220和位于所述牺牲层220上的沟
道层230，所述基底100上还形成有横跨所述沟道结构200的伪栅结构400，所述伪栅结构400覆盖所述沟道结构200的部分侧壁和部分顶部。
24.所述基底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，gaa)晶体管。所述全包围栅极晶体管包括纳米片晶体管(nanosheet fet)或纳米线晶体管(nanowire fet)。
25.所述基底100包括衬底(未标示)。
26.本实施例中，所述衬底的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
27.需要说明的是，基底100还可以包括：鳍部(未标示)，位于所述衬底上。
28.所述沟道结构200用于形成所述沟道层230，所述沟道层230用于作为半导体结构的沟道，所述牺牲层220用于为后续实现所述沟道层230的悬空设置提供工艺基础，也用于为后续形成的器件栅极结构占据空间位置。后续制程中，去除所述牺牲层220，使得沟道层230悬空，在所述沟道层230与所述基底100之间，以及相邻所述沟道层230之间形成器件栅极结构。
29.沟道层230中被器件栅极结构所覆盖的顶部和侧壁用来作为沟道，本实施例中，所述沟道层230的顶部、底部和侧壁均能够作为沟道，增大了沟道层230中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
30.本实施例中，所述沟道层230的材料包括硅。在其他实施例中，所述沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
31.需要说明的是，在本实施例中，所述沟道层230和基底100的材料相同，在其他实施例中，所述沟道层和基底的材料还可以不相同。
32.本实施例中，所述牺牲层220的材料包括锗化硅。
33.所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述牺牲层220，并减少对沟道层230的损伤。
34.在其他实施例中，可以根据沟道层的材料，选取与沟道层具有刻蚀选择比的相适宜的材料，以便后续去除牺牲层时，减小对沟道层的损伤。
35.本实施例中，所述提供基底100的步骤中，所述沟道结构200上还形成有补偿层300，所述伪栅结构400覆盖所述补偿层300的部分侧壁和部分顶部。
36.补偿层300用于为后续增加形成的器件栅极结构的高度而占据空间位置。
37.本实施例中，所述补偿层300的材料与牺牲层220的材料相同，有利于简化形成的工艺过程，且后续还需要去除部分所述补偿层300和牺牲层220，则有利于在同一步骤中去除所述补偿层300和牺牲层220，简化去除的工艺过程。
38.具体地，所述补偿层300的材料包括锗化硅。
39.所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述补偿层300，并减少对沟道层230的损伤。
40.本实施例中，所述提供基底100的步骤中，所述基底100和所述沟道结构200之间还形成有隔离层110。具体地，所述隔离层110位于所述沟道结构200和鳍部之间。
41.本实施例中，所述隔离层110用于实现沟道结构200和基底100之间的绝缘，从而实现抑制漏电的效果。
42.所述隔离层110的材料为绝缘材料。作为一种示例，所述隔离层110的材料为氧化硅。
43.本实施例中，所述提供基底100的步骤中，所述伪栅结构400的侧壁还形成有侧墙层410，所述侧墙层410还覆盖所述沟道结构200的顶部。
44.所述侧墙层410用于后续形成器件栅极结构后，保护栅极结构的侧壁。
45.所述侧墙层410可以为单层结构或叠层结构，所述侧墙层410的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙层410为单层结构，所述侧墙层410的材料为氮化硅。
46.本实施例中，形成所述侧墙层410的步骤中，所述侧墙层410保形覆盖所述伪栅结构400和沟道结构200。
47.所述伪栅结构400用于为后续形成器件栅极结构占据空间位置。
48.具体地，所述伪栅结构400为叠层结构，包括伪栅氧化层(图未示)以及覆盖所述伪栅氧化层的伪栅层(图未示)。
49.作为一种示例，所述伪栅氧化层的材料为氧化硅，所述伪栅层的材料为多晶硅。
50.结合参考图7至图13，对相邻所述伪栅结构400之间的沟道结构200进行第一开槽处理，形成贯穿所述沟道结构200的沟槽260，所述第一开槽处理包括一次或多次的子开槽处理，且所述子开槽处理与所述沟道叠层210一一对应，其中，所述子开槽处理的步骤包括：去除相邻所述伪栅结构400之间的沟道叠层210，形成第一凹槽270；沿垂直于所述伪栅结构400侧壁的方向，去除所述第一凹槽270侧壁露出的部分宽度的牺牲层220，形成与所述第一凹槽270相连通的第一内侧墙槽280，所述第一内侧墙槽280的侧壁相对于所述第一凹槽270的侧壁向内凹进；在所述第一内侧墙槽280中形成第一内侧墙250。
51.本发明实施例中，所述第一开槽处理包括一次或多次子开槽处理，则所述每次子开槽处理是独立的，且所述子开槽处理与所述沟道叠层210一一对应，因此，在每次子开槽处理时，可以根据实际需求，形成不同尺寸大小的第一内侧墙槽280，从而形成不同尺寸大小的第一内侧墙250，也就是说，每个所述第一内侧墙250的尺寸是可调节的，而且，在每次子开槽处理的步骤中，在形成第一内侧墙槽280后，再进行下一次子开槽处理，相比于将所有第一内侧墙槽都形成之后，再同时形成内侧墙的方案，本发明实施例在进行后续子开槽处理时，已形成的第一内侧墙250能够对所在的第一内侧墙槽280进行保护，且与利用刻蚀工艺中的保护气体进行保护的方案相比，第一内侧墙250的均匀性更好，使得第一内侧墙250的保护作用得以保证，从而有利于降低后续子开槽处理对已形成的第一内侧墙250的尺寸产生影响的概率，有利于形成形貌和尺寸更精准的第一内侧墙槽280，综上，通过进行一次或多次子开槽处理，有利于满足对半导体结构不同的性能需求，同时有利于提高所述半导体结构的性能。
52.本实施例中，在所述子开槽处理的过程中，在同一设备中形成所述第一凹槽270、第一内侧墙槽280和第一内侧墙250。
53.在同一设备中形成所述第一凹槽270、第一内侧墙槽280和第一内侧墙250，简化了工艺操作流程，提高了工艺效率，节约了工艺成本，且有利于已形成的第一内侧墙250对所
在的第一内侧墙槽280进行保护。
54.因此，该设备同时具备刻蚀和沉积的功能，并且将沉积工艺加入到刻蚀工艺的过程中，使得刻蚀和沉积在同一工序中完成。
55.以下结合附图，对所述子开槽处理的步骤做详细描述。
56.结合参考图7至图11，去除相邻所述伪栅结构400之间的沟道叠层210，形成第一凹槽270。
57.所述第一凹槽270用于露出所述牺牲层220，用于为去除部分宽度的牺牲层220做准备。
58.此外，在纵向上多个相连通的第一凹槽270用于构成沟槽260，从而为后续形成源漏掺杂层提供空间位置。其中，所述纵向指的是所述沟道结构200的高度方向。
59.本实施例中，在所述子开槽处理的过程中，采用干法刻蚀工艺去除相邻所述伪栅结构400之间的沟道叠层210。
60.所述干法刻蚀工艺具有各向异性刻蚀的特性，则在去除相邻所述伪栅结构400之间的沟道叠层210时，有利于减小对所述第一凹槽270侧壁的沟道叠层210的损伤，且所述干法刻蚀更具方向性，有利于提高所述第一凹槽270的侧壁形貌质量和尺寸精度。
61.参考图9，沿垂直于所述伪栅结构400侧壁的方向，去除所述第一凹槽270侧壁露出的部分宽度的牺牲层220，形成与所述第一凹槽270相连通的第一内侧墙槽280，所述第一内侧墙槽280的侧壁相对于所述第一凹槽270的侧壁向内凹进。
62.所述第一内侧墙槽280用于为形成第一内侧墙250提供空间位置。
63.本实施例中，在所述子开槽处理的过程中，采用各向同性的干法刻蚀工艺去除所述第一凹槽270侧壁露出的部分宽度的牺牲层220。
64.所述各向同性的干法刻蚀工艺具有较高的横向刻蚀速率，能够进行较好地横向刻蚀去除所述第一凹槽270侧壁露出的部分宽度的牺牲层220，且与湿法刻蚀工艺相比，干法刻蚀工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的图形传递。
65.而且，通过采用干法刻蚀工艺，以便于在同一设备中形成所述第一凹槽270、第一内侧墙槽280和第一内侧墙250。
66.结合参考图10和图11，在所述第一内侧墙槽280中形成第一内侧墙250。
67.所述第一内侧墙250用于后续形成器件栅极结构和源漏掺杂层之后，起到隔离器件栅极结构和源漏掺杂层的作用，以减小器件栅极结构和源漏掺杂层之间的寄生电容。
68.所述第一内侧墙250的材料为绝缘材料。本实施例中，所述第一内侧墙250的材料包括氧化硅。
69.所述氧化硅能起到较好的隔离作用，且通过采用氧化硅，有利于与在同一设备中形成所述第一内侧墙槽280和第一内侧墙250的制程相兼容。
70.在其他实施例中，根据工艺需求，也可以在不同的设备中分别形成第一内侧墙槽和第一内侧墙。相应的，第一内侧墙的材料也可以选取其他适宜的材料。
71.具体地，参考图10，在所述子开槽处理的过程中，在所述第一内侧墙槽280中形成第一内侧墙250的步骤包括：在所述第一凹槽270和第一内侧墙槽280中形成第一内侧墙材料层240。
72.所述第一内侧墙材料层240用于形成所述第一内侧墙250。
73.所述第一内侧墙材料层240的材料包括氧化硅，有利于直接形成所述第一内侧墙250。
74.本实施例中，形成所述第一内侧墙材料层240的步骤中，所述第一内侧墙材料层240保形覆盖所述第一凹槽270的底部和所述第一内侧墙槽280的各个表面。
75.所述第一内侧墙材料层240保形覆盖所述第一凹槽270的底部和所述第一内侧墙槽280的各个表面，即所述第一内侧墙材料层240填充于位于所述牺牲层220中的第一凹槽270和第一内侧墙槽280，随着所述第一内侧墙材料层240的材料的不断沉积，有利于将所述第一内侧墙槽280填充满，减少形成的第一内侧墙250产生空隙缺陷的概率。
76.作为一种示例，所述第一内侧墙材料层240还填充满所述第一凹槽270。
77.本实施例中，采用原子层沉积工艺形成所述第一内侧墙材料层240。
78.采用原子层沉积工艺形成的所述第一内侧墙材料层240的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得所述第一内侧墙材料层240能够很好的保形覆盖所述第一凹槽270的底部和所述第一内侧墙槽280的各个表面，直至将所述第一内侧墙槽280填充满，从而提高了后续第一内侧墙250的形成质量。
79.本实施例中，所述子开槽处理所采用的设备具有实现原子层沉积的功能，因此，通过采用原子层沉积工艺，以便在同一设备中形成所述第一凹槽270、第一内侧墙槽280和第一内侧墙250。
80.参考图11，去除位于所述第一凹槽270中的第一内侧墙材料层240，保留位于第一内侧墙槽280中的第一内侧墙材料层240作为第一内侧墙250。
81.去除位于所述第一凹槽270中的第一内侧墙材料层240，露出位于所述第一凹槽270底部的沟道叠层210，用于为进行下一次子开槽处理做准备。
82.本实施例中，采用干法刻蚀工艺去除位于所述第一凹槽270中的第一内侧墙材料层240。
83.所述干法刻蚀工艺具有各向异性刻蚀的特性，则在去除位于所述第一凹槽270中的第一内侧墙材料层240时，有利于减小对位于所述第一内侧墙槽280中的第一内侧墙250的损伤，且所述干法刻蚀更具方向性，有利于提高所述第一内侧墙250的侧壁形貌质量和尺寸精度。
84.需要说明的是，图9至图11仅示出形成一个第一内侧墙250的过程，也就是进行一次子开槽处理的过程，形成多个第一内侧墙250只需在形成所述第一内侧墙250后，继续重复图9至图11的步骤即可。参考图12，图12示出了完成所有子开槽处理后，也就是完成第一开槽处理后，形成的第一内侧墙250。
85.参考图13，形成贯穿所述沟道结构200的沟槽260的步骤还包括：完成所述第一开槽处理后，对所述第一凹槽270露出的隔离层110进行第二开槽处理，去除所述第一凹槽270露出的部分厚度的隔离层110，使得沟槽260的底部延伸至隔离层110中。
86.形成贯穿所述沟道结构200的沟槽260的步骤中，依次对相邻所述伪栅结构400之间的沟道结构200进行第一开槽处理、对隔离层110进行第二开槽处理，去除所述第一凹槽270露出的部分厚度的隔离层110，进一步确保所述沟槽260完全贯穿所述沟道结构200，同时，剩余所述隔离层110还用于使得后续在所述沟槽260中形成的源漏掺杂层与基底100隔离开。
87.具体地，剩余所述隔离层110用于使得后续在所述沟槽260中形成的源漏掺杂层与基底100中的鳍部隔离开。
88.本实施例中，在同一设备中，依次进行所述第一开槽处理和第二开槽处理，简化了工艺操作流程，提高了工艺效率，节约了工艺成本。
89.其中，所述设备同时具备刻蚀和沉积的功能，因此，能够在同一设备中，依次进行所述第一开槽处理和第二开槽处理。
90.本实施例中，采用干法刻蚀工艺进行第二开槽处理。
91.所述干法刻蚀工艺具有各向异性刻蚀的特性，则在去除所述第一凹槽270露出的部分厚度的隔离层110时，有利于减小对位于所述沟槽260侧壁的隔离层110和基底100、以及第一内侧墙250的损伤，且所述干法刻蚀更具方向性，有利于提高所述沟槽260的侧壁形貌质量和尺寸精度。
92.结合参考图7和图8，形成贯穿所述沟道结构200的沟槽260的步骤还包括：在进行所述第一开槽处理之前，对相邻所述伪栅结构400之间的补偿层300进行第三开槽处理，去除相邻所述伪栅结构400之间的补偿层300，露出所述沟道结构200顶部。
93.去除相邻所述伪栅结构400之间的补偿层300，露出所述沟道结构200顶部，用于为进行第一开槽处理做准备。
94.本实施例中，在同一设备中，依次进行所述第三开槽处理和第二开槽处理。
95.在同一设备中，依次进行所述第三开槽处理和第二开槽处理，简化了工艺操作流程，提高了工艺效率，节约了工艺成本。
96.具体地，本实施例中，所述第三开槽处理的步骤包括：去除相邻所述伪栅结构400之间的补偿层300，形成第二凹槽310；去除所述第二凹槽310侧壁露出的部分宽度的补偿层300，形成与所述第二凹槽310相连通的第二内侧墙槽320，所述第二内侧墙槽320的侧壁相对于所述第二凹槽310的侧壁向内凹进；在所述第二内侧墙槽230中形成第一内侧墙250。
97.在所述第二内侧墙槽230中形成第一内侧墙250，用于后续形成器件栅极结构和源漏掺杂层之后，对器件栅极结构和源漏掺杂层的隔离效果起到加强的作用。
98.本实施例中，采用干法刻蚀工艺去除相邻所述伪栅结构400之间的补偿层300，有利于减小对位于第二凹槽310侧壁的补偿层300的损伤，从而有利于后续形成第二内侧墙槽320的尺寸控制。
99.本实施例中，采用各向同性的干法刻蚀工艺去除所述第二凹槽310侧壁露出的部分宽度的补偿层300，所述各向同性的干法刻蚀工艺具有较高的横向刻蚀速率，能够进行较好地横向刻蚀去除所述第二凹槽310侧壁露出的部分宽度的补偿层320，且所述各向同性的干法刻蚀工艺能够较好地控制工艺参数，获得较精准的图形转换。
100.对形成所述第二内侧墙槽320的描述，可结合参考前述对形成第一内侧墙时的相应描述，在此不再赘述。
101.本实施例中，在所述第三开槽处理的过程中，在所述第二内侧墙槽320中形成第一内侧墙250的步骤包括：在所述第二凹槽310和第二内侧墙槽320中形成第一内侧墙材料层(未示出)；去除位于所述第二凹槽310中的第一内侧墙材料层，保留位于第二内侧墙槽320中的第一内侧墙材料层作为第一内侧墙250。
102.本实施例中，采用原子层沉积工艺形成所述第一内侧墙材料层240，采用干法刻蚀
工艺去除位于所述第二凹槽310中的第一内侧墙材料层240。在所述第二内侧墙槽320中形成第一内侧墙250的方法与前述在第一内侧墙槽280中形成第一内侧墙250的方法类似，在此不再赘述。
103.继续参考图7，本实施例中，进行第一开槽处理之前，还包括：去除位于相邻所述伪栅结构400之间的沟道结构200顶部的侧墙层410。
104.具体地，在进行第三开槽处理之前，去除位于相邻所述伪栅结构400之间的沟道结构200顶部的侧墙层410。
105.形成所述侧墙层410后，去除位于相邻所述伪栅结构400之间的沟道结构200顶部的侧墙层410，用于为进行第三开槽处理和第一开槽处理做准备，同时，还去除位于所述伪栅结构400顶部的侧墙层410，露出伪栅结构400顶部，用于为后续去除所述伪栅结构做准备。
106.参考图14，完成所述第一开槽处理后，在所述沟槽260中形成源漏掺杂层500。
107.所述源漏掺杂层500用于作为晶体管的源区或漏区，所述源漏掺杂层500的掺杂类型与相对应的晶体管的沟道导电类型相同。
108.具体地，当所述基底100用于形成nmos晶体管时，所述源漏掺杂层500内的掺杂离子为n型离子，所述n型离子包括p离子、as离子或sb离子；当所述基底100用于形成pmos晶体管时，所述源漏掺杂层500内的掺杂离子为p型离子，所述p型离子包括b离子、ga离子或in离子。
109.本实施例中，通过外延生长工艺，在所述沟槽260中形成源漏掺杂层500。
110.参考图15，形成所述源漏掺杂层500之后，还包括：在所述基底100上形成覆盖所述伪栅结构400侧壁和沟道结构200的层间介质层700，所述层间介质层700露出所述伪栅结构400的顶部。
111.所述层间介质层700用于相邻器件之间起到隔离作用，所述层间介质层700还用于为后续去除所述伪栅结构400形成栅极开口提供平台基础。
112.所述层间介质层700的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
113.本实施例中，形成所述层间介质层700后，还包括：去除所述伪栅结构400，在所述层间介质层700中形成栅极开口510。
114.所述栅极开口510为后续形成器件栅极结构提供空间位置。
115.参考图16，去除所述栅极开口510露出的牺牲层220，形成与所述栅极开口510相连通的通槽520。
116.所述通槽520用于为后续形成器件栅极结构提供空间位置，所述通槽520露出所述沟道层230的顶部、底部和侧壁，使得后续形成的器件栅极结构环绕覆盖所述沟道层230。
117.参考图17，在所述栅极开口510和通槽520中形成器件栅极结构600，所述器件栅极结构600包覆所述沟道层230。
118.所述器件栅极结构600用于控制晶体管的沟道的开启或关断。
119.所述器件栅极结构600包覆所述沟道层230，则所述沟道层230的顶部、底部和侧壁均能够作为沟道，增大了沟道层230中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
120.本实施例中，所述器件栅极结构600为金属栅极结构。
121.本实施例中，所述金属栅极结构包括高k栅介质层(未标示)、位于高k栅介质层上的功函数层(未标示)、以及位于功函数层上的栅电极层(未标示)。
122.所述高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。作为一种示例，所述高k栅介质层的材料为hfo2。
123.所述功函数层用于调节所形成晶体管的阈值电压。当形成pmos晶体管时，所述功函数层为p型功函数层，p型功函数层的材料包括tin、tan、tasin、taaln和tialn中的一种或几种；当形成nmos晶体管时，所述功函数层为n型功函数层，n型功函数层的材料包括tial、mo、mon、aln和tialc中的一种或几种。
124.所述栅电极层用于将金属栅极结构的电性引出。本实施例中，所述栅电极层的材料为al、au、pt、ni、ti或w。
125.在另一些实施例中，根据工艺需求，所述器件栅极结构也可以为多晶硅栅结构。
126.图18至图21是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
127.本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：去除所述第一内侧墙251，并在第一内侧墙槽281中形成第二内侧墙252。
128.结合参考图18至图21，完成所述第一开槽处理后，在所述沟槽261中形成源漏掺杂层(未示出)之前，还包括：去除所述第一内侧墙251，露出所述第一内侧墙槽281；去除所述第一内侧墙251后，在所述第一内侧墙槽281中形成第二内侧墙252。
129.根据实际需求，需要形成所需材料(例如，介电常数较小的材料)的第二内侧墙252，然而，部分材料(例如，介电常数较小的材料)难以在第一开槽处理中采用，因此，可以先形成与第一开槽处理的制程相兼容的第一内侧墙251，用于为形成第二内侧墙252占据空间位置。
130.而且，通过先形成待去除的第一内侧墙251，可以选取耐刻蚀度更高的材料，以保证第一内侧墙251对第一内侧墙槽281的保护作用。
131.此外，形成的第二内侧墙252未经历过第一开槽处理中的刻蚀工艺，第二内侧墙252受损的概率大大降低，其质量和性能相应得到保障。
132.需要说明的是，如图18所示，由于第一内侧墙251需要被去除，因此，在形成第一内侧墙251时，第一内侧墙材料层(未示出)保形覆盖第一凹槽(未示出)的底部和第一内侧墙槽281的各个表面，相应的，第一内侧墙251保形覆盖第一内侧墙槽281的各个表面，第一内侧墙251并非完全填充第一内侧墙槽。
133.具体地，第一内侧墙251的厚度满足：第一内侧墙251的厚度足以保护第一内侧墙槽。
134.其中，与第一内侧墙材料层完全填充第一凹槽和第一内侧墙槽(也即第一内侧墙完全第一内侧墙槽)的方案相比，本实施例中，所述第一内侧墙251的厚度更小，从而降低去除第一内侧墙251的难度。
135.此外，由于第一内侧墙251以保形覆盖的方式形成在第一内侧墙槽281的各个表
面，其厚度均一性较佳，即使并非完全填充第一内侧墙槽281，第一内侧墙251对第一内侧墙槽281的保护效果仍能得到保障。
136.在其他实施例中，第一内侧墙也可以完全填充第一内侧墙槽。
137.本实施例中，采用湿法刻蚀工艺去除所述第一内侧墙251。
138.所述湿法刻蚀工艺具有各向同性的特性，有利于将所述第一内侧墙251去除干净，同时，所述湿法刻蚀工艺具有较好的刻蚀选择性，有利于在去除所述第一内侧墙251时，减少对其他膜层的损伤。
139.作为一种示例，所述第一内侧墙251的材料为氧化硅，相应采用稀释的氢氟酸溶液，去除所述第一内侧墙251。
140.本实施例中，在所述第一内侧墙槽281中形成第二内侧墙252的步骤中，所述第二内侧墙252材料的介电常数小于所述第一内侧墙251材料的介电常数。所述低k介质材料介电常数较低，从而进一步降低器件栅极结构和源漏掺杂层之间的寄生电容。
141.本实施例中，所述第二内侧墙252的材料包括低k介质材料，其中，低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料。
142.具体地，结合参考图19和图20，在所述第一内侧墙槽281中形成第二内侧墙252的步骤包括：去除所述第一内侧墙251后，在所述沟槽261和第一内侧墙槽281中形成第二内侧墙材料层242。
143.所述第二内侧墙材料层242用于形成所述第二内侧墙252。
144.所述第二内侧墙材料层242的材料包括低k介质材料，有利于直接形成所述第二内侧墙252。
145.本实施例中，形成所述第二内侧墙材料层242的步骤中，所述第二内侧墙材料层242保形覆盖所述沟槽261的底部和侧壁、以及所述第一内侧墙槽281的各个表面。
146.所述第二内侧墙材料层242保形覆盖所述沟槽261的底部和侧壁、以及所述第一内侧墙槽281的各个表面，即所述第二内侧墙材料层242填充于所述沟槽261和第一内侧墙槽281，随着所述第而内侧墙材料层242的材料的不断沉积，有利于将所述第一内侧墙槽281填充满，减少形成的第二内侧墙252产生空隙缺陷的概率。
147.作为一种示例，所述第二内侧墙材料层242还填充满所述沟槽261。
148.本实施例中，采用原子层沉积工艺形成所述第二内侧墙材料层242。
149.采用原子层沉积工艺形成的所述第二内侧墙材料层242的厚度均匀性好，且具有良好的台阶覆盖能力，使得所述第二内侧墙材料层242能够很好的保形覆盖所述沟槽261的底部和侧壁、以及所述第一内侧墙槽281的各个表面，直至将所述第一内侧墙槽280填充满，从而提高了后续第一内侧墙250的形成质量。
150.参考图20，去除位于所述沟槽261中的第二内侧墙材料层242，保留位于第一内侧墙槽281中的第二内侧墙材料层242作为第二内侧墙252。
151.去除位于所述沟槽261中的第二内侧墙材料层242，露出所述沟槽261，用于为后续形成源漏掺杂层做准备。
152.本实施例中，采用干法刻蚀工艺去除位于所述沟槽261中的第二内侧墙材料层242。
153.所述干法刻蚀工艺具有各向异性刻蚀的特性，则在去除位于所述沟槽261中的第
二内侧墙材料层242时，有利于减小对位于所述沟槽261侧壁膜层的损伤，且所述干法刻蚀更具方向性，有利于提高所述沟槽261的侧壁形貌质量和尺寸精度。
154.需要说明的是，对形成第二内侧墙252的制程的具体描述，与前述实施例中形成第一内侧墙251的制程相类似，可结合前述实施例中的相应描述，在此不再赘述。
155.对本实施例所述形成方法的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。
156.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。