半导体元件及其制造方法与流程

1.本揭露的实施方式是有关于一种半导体元件及其制造方法。


背景技术：

2.电流侵蚀在半导体元件内连部的导电材料中造成空隙与点蚀，而降低元件的可靠度与有用元件的寿命。电流侵蚀是由半导体元件制造制程期间的晶圆上的电荷积聚所造成。半导体元件内连中的空隙促成电迁移缺陷、电压元与电路构件之间的电阻增加、以及电路构件性能的不匹配。在半导体元件的制造流程期间，暴露于强酸与碱会恶化电流侵蚀与点蚀。


技术实现要素：

3.一个广义态样包含一种半导体元件。此半导体元件亦包含第一介电层位于元件基底层上方，第一介电层具有贯穿其中的第一开口，第一开口具有第一侧壁；第一内连部延伸通过第一开口；以及覆盖层位于第一内连部的上表面的上方，其中覆盖层可包含第一金属、碳、与氮。此态样的其他实施方式包含对应的计算机系统、设备、与记录在一或多个计算机储存装置上的计算机程序，这些均配置以进行方法的动作。
4.一个广义的态样包含一种半导体元件的制造方法。此方法亦包含沉积第一介电层于半导体元件的基底层的上方；形成第一开口穿过第一介电层，以暴露出半导体元件的基底层；形成第一内连部于第一开口中；形成覆盖层，覆盖层可包含第一金属位于内连部的上表面的上方；以及改质覆盖层以具有有机金属薄膜。此态样的其他实施方式包含对应的计算机系统、设备、与记录在一或多个计算机储存装置上的计算机程序，这些均配置以进行方法的动作。
5.一个广义的态样包含一种半导体元件的制造方法。此方法亦包含沉积介电层于内连部的上方；形成开口穿过介电层，以暴露内连部，其中开口形成介电层的侧壁；中和半导体元件上的电荷积聚；沉积衬垫于介电层的侧壁上；以及以导电材料填充开口。此态样的其他实施方式包含对应的计算机系统、设备、与记录在一或多个计算机储存装置上的计算机程序，这些均配置以进行方法的动作。
附图说明
6.从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或缩减。
7.图1是绘示依照一些实施方式的一种半导体元件的制造方法的流程图；
8.图2a至图2g是绘示依照一些实施方式的一种半导体元件在各个制造阶段期间的剖面图；
9.图3a至图3d是绘示依照一些实施方式的一种半导体元件的剖面图；
10.图4是绘示依照一些实施方式在制造制程的数个步骤的晶圆电荷积聚的曲线图；
11.图5是绘示依照一些实施方式的一种电子设计自动化(eda)系统的方块图；
12.图6是绘示依照一些实施方式的一种集成电路(ic)制造系统及与其相关的集成电路制造流程的方块图。
13.【符号说明】
14.100:方法
15.102:操作
16.104:操作
17.106:操作
18.108:操作
19.110:操作
20.112:操作
21.114:操作
22.116:操作
23.118:操作
24.120:操作
25.122:操作
26.124:操作
27.126:操作
28.128:操作
29.130:操作
30.200:半导体元件
31.201:半导体基底
32.202:介电层
33.204:开口
34.204a:侧壁
35.206:衬垫
36.208:晶种层
37.210:导电材料
38.212:覆盖层
39.213:内连部
40.215:内连部
41.216:蚀刻停止层
42.218:蚀刻停止层
43.220:蚀刻停止层
44.222:介电层
45.224:开口
46.224a:介层窗开口
47.224b:沟渠开口
48.225:电荷中和残余物
49.225a:电荷中和残余物
50.226:衬垫
51.227:晶种层
52.228:导电材料
53.230:接触
54.232:导电线
55.301:半导体基底
56.302:介电层
57.304a:侧壁
58.306:衬垫
59.308:晶种层
60.310:导电材料
61.312:覆盖层
62.313:内连部
63.313a:内连部
64.315a:内连部
65.315b:内连部
66.315c:内连部
67.316:蚀刻停止层
68.318:蚀刻停止层
69.320:蚀刻停止层
70.322:介电层
71.324:开口
72.324a:开口
73.324b:开口
74.324c:开口
75.324d:开口
76.324e:下部
77.325:电荷中和残余物
78.326:衬垫
79.326a:衬垫
80.327a:晶种层
81.328:导电材料
82.328a:导电材料
83.330:介层窗
84.330a:导线
85.332:沟渠/导线
86.340:半导体元件
87.345:半导体元件
88.355:半导体元件
89.400:曲线图
90.402:第一组
91.404:第二组
92.500:系统
93.502:处理器
94.504:储存媒体
95.506:计算机程序码/指令
96.507:标准单元库
97.508:总线
98.509:布局图
99.510:输入/输出接口
100.512:网络接口
101.514:网络
102.542:使用者界面
103.600:系统
104.620:设计公司
105.622:集成电路设计布局图
106.630:光罩公司
107.632:数据准备
108.644:光罩制造
109.645:光罩
110.650:集成电路制造商/制造业
111.652:制造工具
112.653:晶圆
113.660:集成电路元件
具体实施方式
114.以下的揭露提供了许多不同实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的构件、数值、操作、材料、安排等等的特定实施例是用以简化本揭露。当然这些仅为实施例，并非用以作为限制。其他构件、数值、操作、材料、安排等等在预期之中。举例而言，于描述中，第一特征形成于第二特征的上方或之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。此外，本揭露可能会在各实施例中重复参考数字及/或文字。这样的重复是基于简化与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。
115.另外，在此可能会使用空间相对用语，例如“在下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”、与类似用语，以方便说明如附图所绘示的一
构件或一特征与另一(另一些)构件或特征之间的关系。除了在图中所绘示的方位外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备可能以不同方式定位(旋转90度或在其他方位上)，因此可利用同样的方式来解释在此所使用的空间相对描述符号。
116.半导体元件的内连结构中的空隙已对半导体元件的性能造成负面影响。在一些例子中，空隙导致电压源与作为内连部之间的接面区的半导体的电路构件之间的电阻增加。在一些例子中，空隙亦促成导电材料(铜、铝、等等)的电迁移，导致半导体内连结构的中断或“开路(open)”，而增加半导体元件失效的风险。在一些例子中，空隙亦促成元件性能下降。
117.在一些半导体元件中，空隙为导电材料在穿过介电层的开口中的不佳填充的结果。在一些实施方式中，空隙为沉积在穿过介电层的开口中的导电材料的侵蚀或点蚀的结果。点蚀或侵蚀导致导电材料在点蚀地点或在内连部的角落、或从内连部的其他地点至点蚀或侵蚀地点的导电材料的电迁移的减少。
118.铜为作为半导体元件的内连部的导电材料。通过沉积衬垫层于后续将填充铜的开口中，可降低铜扩散至介电层或半导体元件基底层、或半导体基材。衬垫层减缓铜扩散至半导体基底层的介电层中。
119.一种降低空隙形成在铜内连部中的技术包含以覆盖层保护铜内连部的暴露表面。覆盖层为一层沉积或成长在铜内连部的上表面上的导电材料，以降低或防止铜的侵蚀或点蚀。使用钴作为覆盖层金属，因为相较于其他铜/金属接面，铜/钴接面的电位小：举例而言，铜/钛接面的电位为：δe(ti/cu)＝-1.94v，铜/铬接面的电位为：δe(cr/cu)＝-0.95v。此外，钴沉积在铜内连部的成长没有在邻近内连部的介电层的上表面之上留下残余物(或极微小的残余物)，而可降低通条(stringer)缺陷与钴扩散至介电层。通条缺陷为不同内连部之间的短路。钴亦比铜更能抵抗点蚀，而有助于保护铜内连部免于点蚀与电流侵蚀。
120.本揭露描述一种改善覆盖层，包含数个钴覆盖层，的上表面的方法，以使覆盖层更能抵抗点蚀与电流腐蚀。本揭露还描述一种在制作半导体元件期间中和晶圆上的电荷积聚的方法，以降低点蚀与电流腐蚀。本揭露亦描述一种半导体元件，其降低内连结构中的电迁移，以增进半导体元件的可靠度与使用寿命。
121.图1是绘示依照一些实施方式的一种半导体元件的制造方法100的流程图。方法100包含数个操作，这些操作进行以改善覆盖层的上表面，以使覆盖层更能抵抗点蚀与电流侵蚀。方法100亦包含电荷中和操作，以降低点蚀与电流侵蚀的频率与程度。方法100亦包含数个制造具有改善电迁移性能的半导体元件的步骤，将以图2g、图3b、图3c、与图3d的讨论进一步描述于下。
122.方法100包含操作102，其中沉积第一介电层(请参看例如图2a的介电层202)于半导体基底层(请参看例如图2a的半导体基底201)的上方。在一些实施方式中，半导体基底层包含数个主动区形成于其中的半导体材料的基材，此基材具有数个源极区、数个漏极区、与数个通道区位于主动区中。在一些实施方式中，此半导体材料包含本质硅、经掺杂的硅、砷化镓(gaas)、硅锗(sige)、或一些其他适合制造半导体元件的晶体管或其他电路构件的半导体材料。在一些实施方式中，半导体基底包含沉积在基材的上方且具有数个接触的介电层(不同于第一介电层，例如介电层202)，这些接触延伸通过介电层，以形成半导体元件的
电路构件(例如，晶体管等等)与半导体基底的上方的半导体元件的内连部之间的电性连接。
123.在一些实施方式中，第一介电层包含二氧化硅(sio2)。二氧化硅具有约3.9的介电常数。在一些实施方式中，第一介电层包含低介电常数介电材料。低介电常数介电层具有小于3.9的介电常数。在一些实施方式中，第一介电层包含多孔介电材料(例如，介电层包含数个气穴或空隙，气穴或空隙于第一介电层沉积在基材的上方后形成)。在一些实施方式中，利用例如烘烤旋涂介电材料前驱物，以驱离旋涂介电材料前驱物中的溶剂的方式，形成第一介电层(请参看例如图2a中的介电层202)中的开口或空隙。在一些实施方式中，第一介电层含有碳。在一些实施方式中，利用化学气相沉积制程沉积第一介电层。依照一些实施方式，低介电常数材料的例子包含硅倍半氧烷(silsesquioxane)，其具有约1.5至约2.8的介电常数。在一些实施方式中，硅倍半氧烷的介电常数为此材料(于固化后)的孔隙率、此材料的有机链上的氢与甲基之比、与以硅倍半氧烷沉积的有机或有机硅共聚物的化学性质的函数。其他低介电常数介电材料亦适合用于本揭露的范围内的半导体元件中。
124.方法100包含操作104，其中形成开口于第一介电层(请参见例如图2a的介电层202)中。形成开口于介电层中包含沉积图案化材料层于介电层的上方、转移图案于此图案化材料层、形成开口于图案化材料层中以暴露出介电层、以及进行蚀刻制程以移除图案化材料层中的开口所暴露出的介电层的部分的步骤。在一非限制的例子中，图2a包含位于介电层202中的开口204，且半导体基底201在开口204的底部被暴露出。介电层202定义出开口204的数个侧壁204a。
125.在一些实施方式中，沉积于介电层的上方的图案化材料包含光阻，或适合于可见光微影、紫外光微影(uv微影或uv图案化)、电子束微影、与其他半导体元件制造的图案转移方法的另一材料。在一些实施方式中，图案化材料为可见光适用的光阻。在一些实施方式中，图案化材料为紫外光微影适用的图案化材料。在一些实施方式中，图案化材料为适用于电子束图案转移技术的罩幕材料。在一些实施方式中，利用旋涂技术、以及烘烤此旋涂材料以在显影前固化此图案化材料的方式，沉积图案化材料层于介电层的上方。
126.在一些实施方式中，形成开口于图案化材料层中包含显影此图案化材料，其中显影制程移除部分的图案化材料层，而留下图案化材料层的罩幕部分。在一些实施方式中，介电层位于图案化材料层的下方，且介电层在开口内被暴露出。在一些实施方式中，硬罩幕材料层介于图案化材料层与介电层之间，硬罩幕材料层在开口的底部被暴露出。在一些实施方式中，进行蚀刻制程，以将图案直接转移至介电层。在一些实施方式中，进行第一蚀刻制程，以将图案转移至硬罩幕材料层，且进行第二蚀刻制程，以将图案转移至介电层。在一些实施方式中，为了形成穿过介电层的内连部的双镶嵌式开口，进行多道图案转移与蚀刻步骤。在一些实施方式中，第一蚀刻制程于介电层中形成沟渠开口，而第二蚀刻制程于介电层中形成与沟渠开口对齐的介层窗开口。
127.方法100包含操作106，其中沉积衬垫(衬垫层、或衬垫材料层)于穿过第一介电层的开口的侧壁上。在一非限制例子中，图2b包含对开口202中的介电层202的侧壁沉积的衬垫206。在一些实施方式中，一中间层分开介电层与基材，在一些实施方式中，中间层的材料不同于具有开口于其中的介电层。在一些实施方式中，中间层为氮化层。在一些实施方式中，中间层为一层配置以调和介电层与基材之间的晶格不匹配。在一些实施方式中，沉积衬
垫于开口的侧壁的上方包含进行原子层沉积(ald)制程，以成长或沉积衬垫材料于介电层上。在一些实施方式中，利用电浆气相沉积(pvd)来沉积衬垫材料。在一些实施方式中，电浆气相沉积制程为溅镀制程。在一些实施方式中，电浆气相沉积制程为蒸镀制程。在一些实施方式中，衬垫材料包含氮化钽(tan)、氮化钛(tin)、氮化铌(nbn)、或减缓或阻挡内连部金属(例如，铜、铝、等等)扩散到半导体元件的介电层中的另一金属氮化物。在一些实施方式中，衬垫沉积在穿过介电层的开口的二侧壁上、以及穿过介电层(例如，介电层、及/或接触或其他电性连接于半导体元件的电路构件的内连部)的开口的底部处所暴露出的半导体基底的表面上。在图2b中，对着开口204中的介电层202的二侧壁、以及对着开口204所暴露出的半导体基底201的上表面，沉积衬垫206。
128.方法包含操作108，其中沉积晶种层于衬垫的上方。在一些实施方式中，为了促使形成在穿过介电层的开口中的内连部的导电材料层的平顺成长或沉积图案，沉积晶种层于衬垫的上方。在一非限制例子中，沉积图2b的晶种层208于开口204中的二侧壁上的衬垫206的上方、以及半导体基底201上方的衬垫206的底部的上方。在一些实施方式中，晶种层为纯金属。在一些实施方式中，晶种层为金属合金。在一些实施方式中，晶种层包含钴、钽、钛、镍、铌、铜、或其组合、或与铜沉积于穿过介电层的开口中相容的另一晶种层金属。依照一些实施方式，晶种层在开口的侧壁上的厚度不同于在开口的底部上方的厚度。依照一些实施方式，晶种层在侧壁上的厚度从约至约在一些实施方式中，晶种层的厚度为约在一些例子中，晶种层的厚度小于(或平均厚度小于)对衬垫具有不完整的覆盖，因而于开口填充后，衬垫将与内连部的导电材料电性接触。在一些例子中，晶种层的厚度大于对半导体元件不会产生额外好处，仅是拉长制造时间与增加制造成本。在一些例子中，可省略晶种层，因衬垫层提供结晶结构，结晶结构促使内连部的导电材料的良好填充而不会引起应变。在一些实施方式中，当电迁移在半导体元件的内连结结构的特定级别不是缺陷或元件失效的重要来源时，可省略晶种层。
129.方法100包含操作110，其中形成第一内连部于第一介电层内的开口中。形成第一内连部包含将导电材料加入穿过介电层的开口的相关步骤。在一些实施方式中，将导电材料加入穿过介电层的开口包含电镀。在一些实施方式中，将导电材料加入开口包含进行溅镀制程；在一些实施方式中，加入导电材料包含进行电浆气相沉积制程(升华或蒸发式制程)。在一些实施方式中，导电材料为纯金属。在一些实施方式中，导电材料为金属合金。在一些实施方式中，沉积在开口中以形成第一内连部的导电材料包含铜、铝、钨、或其合金。依照一些实施方式，内连部的导电材料同时沉积在穿过介电层的开口中、与介电层的上表面的上方。于导电材料沉积后，进行化学机械研磨(cmp)步骤，以从介电层的上表面移除导电材料，而在穿过介电层的开口(现已填充)中留下部分的导电材料。因此，于进行化学机械研磨步骤后，嵌设在介电层中的这些内连部彼此电性隔离，且具有暴露的上表面。
130.在一些实施方式中，第一内连部包含介层窗部分与沟渠部分。在一些实施方式中，第一内连部包含介层窗部分，但无沟渠部分。在一些实施方式中，第一内连部包含沟渠部分，但无介层窗部分。在一非限制例子中，沉积图2c的导电材料210于衬垫206与晶种层208的上方，描述于下。在一非限制例子中，沉积导电材料328a于图3d的开口324d中，描述于下。在图2c中，导电材料210填充半导体元件200的第一沟渠(m1)内连部的一部分。在图3d中，导
电材料328a填充半导体元件355的内连部中的介层窗330与沟渠332。
131.方法100包含操作112，其中形成覆盖层于第一内连部的上表面上。覆盖层形成在第一内连部的上表面上，以协助保护第一内连部的导电材料免于点蚀或电流侵蚀。依照一些实施方式，利用沉积坦覆材料层于介电层的上表面的上方与内连部的上方、以及进行化学机械研磨步骤以从介电层的上表面上方移除材料而留下内连部上方的部分材料的方式，形成覆盖层。依照一些实施方式，内连部的导电材料的碟型凹陷将导电材料予以凹陷而些微地低于介电层的上表面，使得坦覆沉积/化学机械研磨式的制程可实行。依照一些实施方式，利用原子层沉积(ald)或一些其他选择性成长制程，选择性地成长覆盖层的材料于内连部的导电材料的上表面的上方。
132.在一些实施方式中，覆盖层为纯金属。在一些实施方式中，覆盖层为金属合金。在一些实施方式中，覆盖层为钴。在一些实施方式中，覆盖层为钴合金。在一些实施方式中，覆盖层包含钽、钛、镍、铌、与其他适合铜沉积的金属中的一个或多个。在一些实施方式中，覆盖层由与晶种层相同的材料所形成。在描述如上的选择性的操作108的实施方式中，覆盖层由不同于晶种层的材料所形成。在一些实施方式中，覆盖层形成在具有衬垫但无晶种层的内连部的上侧的上方。
133.在一些实施方式中，以钴晶种层覆盖氮化钽衬垫。相较于仅具有钴覆盖层、或具有不含钴的晶种层的半导体元件，同时具有钴晶种层与钴覆盖层(描述于下)的半导体元件，在半导体元件的电性测试或操作期间，半导体元件中的电迁移缺陷的频率经历明显减少。在一非限制实施方式中，图3d的半导体元件355包含晶种层308与覆盖层312，覆盖层312覆盖导电材料310的上表面。覆盖层312亦覆盖晶种层308的上表面(例如，上缘)。在一些实施方式中，覆盖层312亦覆盖衬垫306的上表面(例如，上缘)。导电材料310与导电材料328a或介层窗330的衬垫326实体分开。因此，为晶种层308与覆盖层312所包覆的导电材料310配置以具有降低的电迁移缺陷的风险。
134.在一些实施方式中，覆盖层的厚度从至小于的覆盖层厚度遭受点蚀与侵蚀的频率增加。大于的覆盖层则为无需这么厚，而导致制造成本增加与制造制程的生产力下降。
135.方法100包含操作114，其中改质覆盖层的上表面，以降低电流侵蚀。在一些实施方式中，覆盖层材料的不均匀沉积、或于沉积后有缺陷在覆盖层材料中，与覆盖层下方的导电材料的点蚀或电流侵蚀有关，因水或清洁剂穿透覆盖层至内连部的导电材料。当水或清洁剂穿透覆盖层至导电材料时，电流侵蚀导致覆盖材料及/或内连部的导电材料的融化。改质覆盖层的上表面对于降低半导体元件的点蚀或电流侵蚀的数量有效。
136.覆盖层的上表面的改质包含数个步骤，这些步骤产生有机金属涂层，此有机金属涂层防止水穿过覆盖层而至内连部的导电材料。在一非限制实施方式，透过将钴覆盖层暴露于氨(nh3)的方式，改质钴覆盖层。根据原理与观察，氨与钴覆盖层的上表面处的钴原子形成凡得瓦尔(van der waals)复合物。与覆盖层的上表面的钴原子复合的单层氨提供钴的覆盖，并为其他表面改质处理做准备，以防止钴层的侵蚀。根据原理与观察，氨分子的未键结的价电子与钴原子价电子形成凡得瓦尔复合物，而将氨分子固定在适当的地方，以利后续处理操作。
137.覆盖层的上表面的改质亦包含将氨覆盖的钴覆盖层暴露于甲基原子团(ch3˙
)。根
据原理与观察，甲基原子团与凡得瓦尔复合物中的氨分子的氢原子反应。甲基原子团移除氢原子，而促使钴-氮键形成在钴覆盖层与复合的氨分子之间。通过持续从氨分子的氮原子(现键结于钴)移除氢原子，甲基原子团与氢原子之间的进一步反应继续进行。在甲基原子团的一些反应期间，甲基原子团的碳原子形成碳-氮(c-n)单键，碳-氮单键经过“促进(promotion)”而依照从氨的氮原子移除的氢的数量成为双键或三键。根据原理与观察，在一些甲基原子团与复合于钴覆盖层的氨原子之间的反应的实施方式中，碳-氮键(单、或双)重新排列成较低能态，碳原子直接键结于钴覆盖层，且碳原子具有从钴覆盖层(例如，co
–c–
nh2或co
–
c＝n
–
h)朝外延伸的氮原子。根据原理与观察，钴覆盖层的最终键结结构为co
–
n+≡c-(较高能态组态)与co
–
c≡n(较低能态组态)的混合物，虽然在一些实施方式中一些氢原子存在，特别是制造时对于氢移除并无使用过量的甲基原子团的实施方式。
138.因此，可理解氨复合的钴覆盖层表面的处理产生有机金属(例如，键结于钴表面的金属原子的碳原子)保护层，此有机金属保护层可显著的降低半导体制造制程中的点蚀的可能性。根据原理与观察，可理解涂覆在覆盖层的上表面的有机金属钴/碳/氮覆盖层为利用例如表面张力改质，适度地疏水、抵抗水与其他来自上表面的液体，以降低对覆盖层与对导电材料的侵入。覆盖层的上表面的改质包含以碳酸的去离子水处理钴覆盖层的被覆盖上表面，以在描述于下的操作116中的蚀刻停止层沉积之前，清洁此表面。在一些半导体元件具有改质的钴覆盖层的实施方式中，可降低覆盖层中的钴、内连部的侧边的晶种层、以及内连部中的空隙形成的损失。
139.同时具有钴晶种层与钴覆盖层(“环绕式钴(cobalt all around)”内连部，同时包含表面改质层与未改质覆盖层)的半导体元件沿内连部的外表载送电流的能力较穿过块体结构佳，导致包含内连部块体的导电材料的电迁移降低。在一些实施方式中，相较于：[1]不具有钴晶种层与钴覆盖层、[2]不具有钴晶种层、或[3]不具有钴覆盖层的半导体元件，具有同时有钴晶种层与钴覆盖层的内连部的半导体元件在半导体元件中的电迁移缺陷的频率上具有高达100倍的缩减。
[0140]
方法100包含操作116，其中沉积至少一蚀刻停止层于第一内连部的导电材料的上方。依照一些实施方式，沉积于介电层与第一内连部的上方的底部蚀刻停止层包含氮氧化铝或氧化铝层。在一些实施方式，沉积在介电层与第一内连部的上方的中间蚀刻停止层包含掺杂氧的碳层。在一些实施方式，沉积在介电层与第一内连部的上方的顶部蚀刻停止层包含氧化铝(alo
x
)层。较无蚀刻停止层的半导体元件，具有至少一蚀刻停止层的半导体元件具有更均匀的开口来供第二与后续内连部制作。蚀刻停止层保护蚀刻停止层下方的材料与层，而蚀刻制程在蚀刻停止层上方进行。
[0141]
依照一些实施方式，利用化学气相沉积(cvd)或电浆气相沉积制程，沉积如上述的蚀刻停止层。依照一些实施方式，沉积于介电层与第一内连部的上方的每个蚀刻停止层对于蚀刻停止层上方的电浆蚀刻层具有不同程度的抵抗力。依照一些实施方式，于上方进行多道蚀刻制程，且每道蚀刻制程停止在蚀刻停止层中的一层上或穿过此层蚀刻停止层于暴露出第一内连部及/或介电层之前。在一非限制实施方式中，图2d的半导体元件200包含蚀刻停止层216、蚀刻停止层218、与蚀刻停止层200位于介电层202与内连部213上方。
[0142]
方法100包含操作118，其中沉积第二介电层于至少一蚀刻停止层的上方。依照一些实施方式，第二介电层为二氧化硅层。依照一些实施方式，第二介电层为低介电常数介电
材料，且以类似于上述在操作102的描述中的方式的方式沉积。在一些实施方式中，第二介电层为多孔介电层。在一些实施方式中，第二介电层为其中无孔洞或开口的实心材料。
[0143]
方法100包含操作120，其中形成开口穿过第二介电层。形成开口于介电层中包含沉积图案化材料层于介电层的上方、转移图案至图案化材料层、形成开口于图案化材料层中以暴露出介电层、与进行蚀刻制程以移除在图案化材料层中的开口的底部所暴露出的介电层的部分的步骤。在一非限制例子中，图2e的半导体元件200包含开口224穿过介电层222。开口224已垂直延伸穿过整个介电层222，并穿过蚀刻停止层220与蚀刻停止层218。开口224局部延伸至蚀刻停止层216。电荷中和残余物225位于开口224的侧壁上。电荷中和残余物225位于开口224的底部处的材料上(例如，位于蚀刻停止层216的暴露表面上)。
[0144]
在一些实施方式中，沉积在介电层上方的图案化材料包含光阻，或适合于可见光微影、紫外光微影(uv微影或uv图案化)、电子束微影、与其他半导体元件制造的图案转移方法的另一材料。在一些实施方式中，图案化材料为可见光适用的光阻。在一些实施方式中，图案化材料为紫外光微影适用的图案化材料。在一些实施方式中，图案化材料为适用于电子束图案转移技术的罩幕材料。在一些实施方式中，利用旋涂技术、以及烘烤此旋涂材料以在显影前固化此图案化材料的方式，沉积图案化材料层于介电层的上方。
[0145]
在一些实施方式中，形成开口于图案化材料层中包含显影此图案化材料，其中显影制程移除部分的图案化材料层，而留下图案化材料层的罩幕部分。在一些实施方式中，介电层位于图案化材料层的下方，且介电层在开口内被暴露出。在一些实施方式中，硬罩幕材料层介于图案化材料层与介电层之间，硬罩幕材料层在开口的底部被暴露出。在一些实施方式中，进行蚀刻制程，以将图案直接转移至介电层。在一些实施方式中，进行第一蚀刻制程，以将图案转移至硬罩幕材料层，且进行第二蚀刻制程，以将图案转移至介电层。在一些实施方式中，为了形成穿过介电层的内连部的双镶嵌式开口，进行多道图案转移与蚀刻步骤。在一些实施方式中，第一蚀刻制程于介电层中形成沟渠开口，而第二蚀刻制程于介电层中形成与沟渠开口对齐的介层窗开口。
[0146]
在一些实施方式中，形成开口穿过第二介电层包含湿式处理步骤，以选择性地移除蚀刻停止层中的一或多层(例如，于进行电浆蚀刻后，进行湿式蚀刻以移除电浆蚀刻所暴露出的蚀刻停止层)，借以为半导体元件的制造制程的后续操作提供清洁表面。
[0147]
在一些实施方式中，形成开口穿过第二介电层在包含蚀刻穿过位于第二介电层上方的图案的开口中的整个第二介电层，且图案的开口偏离第二介电层下方的第一内连部的位置。通过使穿过第二介电层的开口偏离第一内连部，[1]第二内连部(将形成于穿过第二介电层的开口中，请参见下方的操作130)与第一内连部的上表面的一部分、以及[2]第一内连部的侧壁的一部分接触。在图3d中，导电材料328a延伸穿过整个第二介电层，以及蚀刻停止层316、318、与320，而下至介电层302中。衬垫326a分开内连部313与导电材料328a。衬垫326a与第一内连部之间的部分重叠提供在内连部313与内连部315c之间的界面区。
[0148]
方法100包含操作122，其中对半导体元件进行电荷中和制程。在一非限制实施方式中，图2e的半导体元件300已经过如下所述的电荷中和制程，且电荷中和残余物225留在开口224的侧壁上，电荷中和残余物225a位于开口224的底部处的材料上(例如，位于蚀刻停止层216的暴露表面上)。
[0149]
在制造制程期间，电荷积聚在半导体晶圆上。当未改质的覆盖层的暴露的金属或
裸露的内连部暴露于湿气(水或其他可传导电流的液体)时，电荷积聚在半导体晶圆上引起内连部的点蚀与电流侵蚀。
[0150]
在半导体元件的制造制程期间，当在晶圆处理期间电荷积聚被放掉(通过例如接地晶圆)或加入时，电荷积聚的数量(例如，晶圆关于地线的电位)会改变。电荷中和制程为半导体晶圆的液体处理，以移除或减少电荷积聚，而不会在制造制程期间触发暴露的导体(例如，覆盖层、内连部、等等)点蚀或电流侵蚀。电荷中和的液体处理包含[1]准备离子溶质的稀释溶液(电荷中和洗涤液)，离子溶质沉淀在暴露于积聚在半导体晶圆上的静电上；[2]对晶圆或半导体元件施加电荷中和洗涤液；以及[3]从晶圆或半导体元件冲洗此电荷中和洗涤液。
[0151]
电荷中和洗涤液包含离子溶质，这些离子溶质从晶圆基材接收电子，而将解离的离子转变成悬浮沉淀，悬浮沉淀可在电荷中和后的冲洗步骤中从半导体元件上移除。依照一些实施方式，电荷中和洗涤液包含溶液，此溶液含有三氟化硼(bf3)、二氧化碳(co2)、亚硫酸根(so
32-)、亚铜离子(cu
+
)、银离子(ag
+
)、三氯化镓(gacl3)、氰根离子(cn-)、rs-、与一氧化碳中的一或多个，其中rs-为硫醇化合物，且r为脂肪族链，且此脂肪族链具有1至12个碳原子的主链长l。
[0152]
依照一些实施方式，电荷中和洗涤液留下中和残留物于介电层的暴露侧壁上。电荷中和残余物的进一步的讨论于下方的图2e的讨论中提出。
[0153]
在一些实施方式中，对穿过第二介电层(请参见图2e的介电层222)的开口施加电荷中和洗涤液，且第一蚀刻停止层(请参见图2e的蚀刻停止层216)至少部分完整无缺。在图2e中，半导体元件200已经过电荷中和洗涤，而电荷中和残余物225位于开口224的侧壁上，电荷中和残余物225a位于开口224的底部上，即蚀刻停止层216上。
[0154]
依照一些实施方式，电荷中和洗涤液具有至少8且未超过12的ph值。通过将ph值维持在不小于8且未超过12，电荷中和洗涤液具有ph值[1]可促进铝氧化物(例如，常见蚀刻停止材料，请参见以下的图2e中的蚀刻停止层216)与解离的铜氧化物的移除。未氧化的铜在至少8且未超过12的ph值下具有非常低的溶解率，此溶液促进介电层、覆盖层(若暴露出)、与内连部(若暴露出)的清洗，而促进此溶液的电荷中和功能。ph值小于8，将导致铝氧化物表面的钝化，而非铝氧化物残留物的移除或清洗，导致制造成本增加与制造时间的延长。ph值超过12，将在处理期间促进铜侵蚀与过氧化铜(cuo
22-)离子的生成，造成不是减少半导体元件的点蚀与电流侵蚀。
[0155]
透过加入氢氧化铵(nh4oh)于溶液中的方式，将电荷中和洗涤液的ph值调整为至少8且未超过12。利用氢氧化铵(nh4oh)与过氧化氢(h2o2)的组合来冲洗半导体元件，接着利用在去离子水中的碳酸(二氧化碳在水中，或h2co3)的稀释溶液中和于电荷中和后在晶圆表面上方的残余氢氧化铵。在一些实施方式中，于每一次液体蚀刻/湿式处理步骤后进行电荷中和，以中和积聚在晶圆上的电荷。如以上所描述的电荷中和与整个半导体元件制造流程的液体蚀刻制造步骤相容，且可在降低半导体元件的内连结构的所有层的空隙(特别是铜内连空隙)上起作用。在一些实施方式中，使用含硫化钠溶液的氧耗尽(去除气体或氧清除)去离子水作为电荷中和制程的冲洗剂，以移除晶圆表面上的电荷积聚、移除沉淀原子、及中和残余酸或过氧化物。
[0156]
于电荷中和洗涤后，进行半导体元件的电荷中和可将晶圆上的电荷积聚从超过3
伏特有效降低至少与0.5伏特。电荷中和洗涤可有效降低整个晶圆上方的电荷积聚，且从整个晶圆的不均匀值降低至较低且更均匀值。举例而言，在一些实施方式中，在晶圆上的电荷积聚在晶圆的中央最大(例如，最负)，沿着晶圆的中半径部逐渐减少，在晶圆边缘急遽下降。在晶圆上进行电荷中和洗涤将晶圆上的电荷积聚降低为横跨晶圆的整个中半径区与中央区至较低且较均匀程度，且在晶圆边缘下降。
[0157]
方法100包含操作124，其中暴露出内连部(请参见图2f，内连部213)的上表面。在图2f中，蚀刻停止层216已经完全打开，且覆盖层212在开口224的底部被暴露出。已经在打开蚀刻停止层216与暴露出覆盖层212期间移除蚀刻停止层216上的电荷中和残余物225a。电荷中和残余物225留在开口224的侧壁上。
[0158]
在一些实施方式中，于进行上述的操作122中的电荷中和洗涤后，通过进行液体蚀刻制程的方式，暴露出内连部的上表面。在一些实施方式中，电荷中和洗涤(操作122)与打开蚀刻停止层以暴露出内连部(操作124)均在相同湿式蚀刻处理机台内进行，且施加于晶圆的表面的液流在[1]电荷中和洗涤液、[2]冲洗剂、与[3]蚀刻化学成分之间平稳地切换，暴露出下方的内连部，无需将晶圆从处理机台移走。通过缩减进行电荷中和洗涤与蚀刻以暴露出内连部之间的处理时间，可缩减点蚀与电流侵蚀的时间，进一步减少在半导体元件的制造流程期间空隙形成在半导体元件中的可能性。
[0159]
方法100包含操作126，沉积衬垫于穿过第二介电层的开口中。在图2g中，半导体元件200具有衬垫226沉积在开口224中的介电层222的侧壁上方。在一些实施方式中，利用电浆气相沉积(pvd)沉积衬垫材料。在一些实施方式中，电浆气相沉积制程为溅镀制程。在一些实施方式中，电浆气相沉积制程为蒸镀制程。在一些实施方式中，衬垫材料包含氮化钽(tan)、氮化钛(tin)、氮化铌(nbn)、或减缓或阻挡内连部金属(例如，铜、铝、等等)扩散到半导体元件的介电层中的另一金属氮化物。在一些实施方式中，衬垫沉积在穿过第二介电层的开口的二侧壁上、以及穿过第二介电层的开口的底部处所暴露出的覆盖层(或改质的覆盖层)的表面上。
[0160]
方法100包含操作128，其中沉积晶种层于穿过第二介电层的开口中。为了促使形成在穿过介电层的开口中的内连部的导电材料层的平顺成长或沉积图案，沉积晶种层于衬垫的上方。在一些实施方式中，晶种层为纯金属。在一些实施方式中，晶种层为金属合金。在一些实施方式中，晶种层包含钴、钽、钛、镍、铌、铜、或与铜沉积于穿过介电层的开口中相容的另一晶种层金属。依照一些实施方式，晶种层在开口的侧壁上的厚度不同于在开口的底部上方的厚度。依照一些实施方式，晶种层在侧壁上的厚度从约至约在一些实施方式中，晶种层的厚度为约晶种层的厚度小于(或平均厚度小于)可能对衬垫具有不完整的覆盖，因而于开口填充后，衬垫将与内连部的导电材料电性接触。晶种层的厚度大于对半导体元件不会产生额外好处，仅是拉长制造时间与增加制造成本。
[0161]
方法100包含操作130，其中形成第二内连部于第二介电层内的开口中。以类似于上述操作110的形成第一内连部的方式形成第二内连部。形成第二内连部包含将导电材料加入穿过介电层的开口的相关步骤。在一些实施方式中，将导电材料加入穿过介电层的开口包含电镀。在一些实施方式中，将导电材料加入开口包含进行溅镀制程；在一些实施方式中，加入导电材料包含进行电浆气相沉积制程(升华或蒸发式制程)。在一些实施方式中，导
电材料为纯金属。在一些实施方式中，导电材料为金属合金。在一些实施方式中，沉积在开口中以形成第二内连部的导电材料包含铜、铝、钨、或其合金。依照一些实施方式，内连部的导电材料同时沉积在穿过介电层的开口中、与介电层的上表面的上方。于导电材料沉积后，进行化学机械研磨(cmp)步骤，以从介电层的上表面移除导电材料，而在穿过介电层的开口(现已填充)中留下部分的导电材料。因此，于进行化学机械研磨步骤后，嵌设在介电层中的这些内连部彼此电性隔离，且具有暴露的上表面。
[0162]
图2a至图2g是绘示依照一些实施方式的一种半导体元件200的剖面图。图2a至图2g为制造流程期间所取得的剖面图的代表。在图2a至图2g中，具有相同结构与功能的半导体元件的构件具有相同的识别号。可了解到，不同于半导体元件200的其他实施方式的半导体元件亦落在本揭露的范围内。依照上述方法100中的制造流程的变化，以下的图3a至图3d的讨论提供一些替代实施方式。在图3a至图3d中，具有相同结构与功能的半导体元件的构件有相同于半导体元件200的识别号加上100的识别码。半导体元件的构件的变化，于识别码增加100之外，通过加入尾随文字的方式予以指明。
[0163]
在图2a中，沉积半导体元件200的介电层202于半导体基底201的上方，介电层202具有开口204延伸穿过介电层202。介电层202或开口204的一侧壁204a(或数个侧壁)从半导体基底201延伸至介电层202的顶部。在方法100中，于操作102中沉积介电层于半导体基底层的上方。在方法100中，于操作104中形成开口穿过介电层。
[0164]
在一些实施方式中，介电层为具有介电常数小于3.9的低介电常数介电材料。在一些实施方式中，介电层为多孔低介电常数介电材料。在一些实施方式中，低介电常数介电材料为无空隙的实心介电层。
[0165]
在图2b中，沉积半导体元件200的衬垫206于半导体基底201的上方(例如，于半导体基底201的上表面上)以及侧壁204a上。沉积晶种层208于衬垫206的上方。在方法100中，于操作106中沉积衬垫于侧壁204a与半导体基底201上。在方法100中，于操作108中沉积晶种层。
[0166]
在一些实施方式中，衬垫包含金属氮化物。依照一些实施方式，衬垫包含氮化钽(tan)、氮化钛(tin)、氮化铌(nbn)、或减缓或阻挡金属扩散到介电层的另一金属氮化物。其他可减缓或阻挡金属扩散至介电层的衬垫材料亦落在本揭露的范围内。
[0167]
在一些实施方式中，衬垫材料包含氮化钽(tan)、氮化钛(tin)、氮化铌(nbn)、或减缓或阻挡内连部金属(例如，铜、铝、等等)扩散到半导体元件的介电层中的另一金属氮化物。
[0168]
在一些实施方式中，晶种层为纯金属。在一些实施方式中，晶种层为金属合金。依照一些实施方式，晶种层包含钴、钽、钛、镍、铌、铜、或与导电材料沉积于穿过介电层的开口中相容的另一晶种层金属。晶种层208具有不均匀厚度，在穿过介电层的开口的侧壁上具有较小厚度，底部上具有较大厚度。依照一些实施方式，晶种层在侧壁上的厚度从约至约在一些实施方式中，晶种层的厚度为约晶种层的厚度小于(或平均厚度小于)对衬垫可能具有不完整的覆盖，因而于开口填充后，衬垫将与内连部的导电材料电性接触。晶种层的厚度大于对半导体元件不会产生额外好处，仅是拉长制造时间与增加制造成本。
[0169]
在图2c中，导电材料210已经沉积于开口204中的晶种层208上方，且覆盖层212位于导电材料210的上表面上方。覆盖层212为改质覆盖层，此改质覆盖层包含钴、碳、与氮的有机金属膜。内连部213向下延伸穿过介电层202而至半导体基底201。在方法100中，于操作110中将导电材料加入制作内连部的开口。在方法100中，于操作112中沉积覆盖层于导电材料的上方。在方法100中，于操作114将覆盖层改质为具有有机金属层。
[0170]
导电材料210为铜。在一些实施方式中，导电材料为铜合金、或钨合金、或一些其他适合填充沟渠结构于介电层中的材料。依照一些实施方式，利用电镀方式沉积作为导电材料210的铜，且利用化学机械研磨(cmp)步骤薄化介电层202的上表面。
[0171]
覆盖层212包含与晶种层208相同的材料。在一些实施方式中，覆盖层包含不同于晶种层的金属。在一些实施方式中，覆盖层为钴覆盖层，且晶种层为钴晶种层。在一些实施方式中，覆盖层的厚度从至小于的覆盖层厚度遭受点蚀与侵蚀的频率增加。大于的覆盖层则为无需这么厚，而导致制造成本增加与制造制程的生产力下降。
[0172]
利用操作114中的上述步骤改质覆盖层212，使其上具有有机金属膜。可理解涂覆在覆盖层的上表面的有机金属钴/碳/氮为利用例如因覆盖层上的有机金属膜的增加的接触角来防止表面“润湿(wetting)”的方式，来适度地疏水、抵抗水与其他来自上表面的液体，以降低液体侵入覆盖层并向下至导电材料。依照一些实施方式，甲基原子团加入氨/钴凡得瓦尔复合物产生碳-氮键、碳-钴(c-co)键、与氮-钴(n-co)键。在一些实施方式中，甲基原子团加入钴-氨凡得瓦尔复合物在钴覆盖层的上表面上产生co-cn复合物。
[0173]
在图2d中，蚀刻停止层216、218、与220沉积在第一内连部213与介电层202的上方。介电层222沉积在蚀刻停止层220的上方。在方法100中，于操作116中沉积蚀刻停止层216、218、与220。在方法100中，于操作118中沉积介电层222。
[0174]
利用例如电浆气相沉积制程沉积蚀刻停止层216、218、与220。依照一些实施方式，蚀刻停止层216为氮氧化铝(alon)层或氧化铝(al2o3)层。依照一些实施方式，蚀刻停止层218为掺杂氧的碳层(例如，具有氧夹杂物的碳化硅)。依照一些实施方式，蚀刻停止层220为氧化铝层(al2o3或alo
x
)。蚀刻停止层216、218、与220配置以在半导体元件200的制造制程期间提供对电浆与液体蚀刻化学物的不同选择性。
[0175]
在一些实施方式中，介电层222为利用化学气相沉积制程所沉积的二氧化硅层。在一些实施方式中，介电层222为利用例如旋涂制程所沉积的低介电常数介电材料，接着利用烘烤制程驱离旋涂材料中的溶剂、以及将低介电常数介电材料前驱物硬化或聚合成固体形式。
[0176]
在图2e中，已利用一或多道蚀刻制程(例如，具有高度异方向性的电浆蚀刻制程)形成开口224。在方法100中，于操作120中形成开口穿过第二介电层。在方法100中，于操作122中产生电荷中和残余物于开口的侧壁上。
[0177]
在一些实施方式中，蚀刻制程为配置以具有笔直侧壁的电浆蚀刻制程。开口224延伸穿过介电层222、蚀刻停止层220、蚀刻停止层218、而至部分的蚀刻停止层216中。蚀刻停止层216的残留部分将开口224与覆盖层212隔开。沟渠开口224b位于开口224的上部，介层窗开口224a位于开口224的下部。在一些实施方式中，利用两道电浆蚀刻制程来形成沟渠开口224b与介层窗开口224a。在一些实施方式中，利用单一道电浆蚀刻制程来同时形成沟渠
开口224b与介层窗开口224a。
[0178]
电荷中和残余物225位于开口224的侧壁上，包含位于沟渠开口224b与介层窗开口224a二者上。电荷中和残余物225a位于介层窗开口224a的底部的蚀刻停止层216上。在一些实施方式中，电荷中和残余物包含银(ag)、碳(c)、镓(ga)、硼(b)、与氟(f)中的一或多个，其浓度为约5
×
10
16
atoms/cm3。中和残余物的浓度为约1
×
10
16
atoms/cm3至约1
×
10
17
atoms/cm3。低于约1
×
10
16
atoms/cm3的中和残余物浓度表示半导体元件或内连部在电荷中和洗涤中对于电荷中和化学物的暴露不够，而在半导体元件上留下静电积聚，进而促使内连部(例如，覆盖层、衬垫、及/或填充在介电层中的开口内的导电材料)的侵蚀。大于约1
×
10
17
atoms/cm3的中和残余物浓度表示半导体元件、或内连部、或覆盖层(经改质或未经改质)过度暴露于电荷中和化学物，而在新衬垫(或新晶种层)沉积在穿过第二介电层的开口中之前，增加电荷中和残余物污染供内连部设置的开口、或污染介电层的可能性。
[0179]
在图2f中，开口224已经向下延伸至内连部213的覆盖层212。在方法100中，于操作122中或于操作124中，进行将开口向下延伸至覆盖层或内连部。依照操作122的一些实施方式，电荷中和溶液、以及于电荷中和后处理晶圆或半导体元件的冲洗溶液为ph值不小于8且不超过12的碱性溶液。蚀刻停止层216为氧化铝，其可溶解在强碱溶液中。因此，透过延长电荷中和溶液与冲洗溶液在半导体元件上的暴露，电荷中和制程可完成向下蚀刻至覆盖层或内连部的制程。在一些实施方式中，在利用电浆蚀刻或液体/湿式蚀刻的个别蚀刻站中，进行继续将开口向下至覆盖层212的制程。电荷中和残余物225a随着开口的底部与覆盖层212上方的蚀刻停止层216的暴露部分的移除而被移除。
[0180]
在图2g中，衬垫226沉积在开口224的侧壁上方与覆盖层212的上表面上。晶种层227沉积在开口224内的衬垫226上方。导电材料228沉积在衬垫226与晶种层227上方，以填充开口224，而形成从覆盖层212的上表面至介电层222的上表面的内连部215。因此，导电材料228填充介层窗开口224a与沟渠开口224b。导电材料228的上表面大概与在蚀刻停止层220上方的介电层222的顶部的高度相同。内连部215对准内连部213。
[0181]
在方法100中，于操作126中沉积衬垫于穿过第二介电层的开口中。在方法100中，沉积晶种层于衬垫上方的描述提供于操作128中。在方法100中，沉积导电材料于晶种层上方的描述提供于操作130中。
[0182]
衬垫226为氮化钽层。在一些实施方式中，使用其他衬垫材料，例如氮化钛(tin)、氮化铌(nbn)、或可减缓或阻挡金属扩散到介电层的另一金属氮化物，来取代氮化钽。晶种层227为钴晶种层。在一些实施方式中，依照上述操作108的讨论，使用其他金属来作为晶种层。
[0183]
导电材料228为铜金属。在一些实施方式中，使用铜合金来填充开口，而形成穿过介电层222的内连部。适合沉积至穿过介电层的开口中的导电材料的进一步讨论提供于上述操作110的讨论中。
[0184]
电荷中和残余物225嵌设在介电层222与衬垫226之间。在一些实施方式中，电荷中和残余物包含银(ag)、碳(c)、镓(ga)、硼(b)、与氟(f)中的一或多个，其浓度为约5
×
10
16
atoms/cm3。中和残余物的浓度为约1
×
10
16
atoms/cm3至约1
×
10
17
atoms/cm3。低于约1
×
10
16
atoms/cm3的中和残余物浓度表示半导体元件或内连部在电荷中和洗涤中对于电荷中和化学物的暴露不够，而在半导体元件上留下静电积聚，进而促使内连部(例如，覆盖层、衬
垫、及/或填充在介电层中的开口内的导电材料)的侵蚀。大于约1
×
10
17
atoms/cm3的中和残余物浓度表示半导体元件、或内连部、或覆盖层(经改质或未经改质)过度暴露于电荷中和化学物，而在新衬垫(或新晶种层)沉积在穿过第二介电层的开口中之前，增加电荷中和残余物污染供内连部设置的开口、或污染介电层的可能性。
[0185]
内连部213与内连部215为非部分重叠的内连部，其这些内连部接合在一界面，此界面对应于介电层与蚀刻停止层之间的界面。内连部215包含接触230与导电线232。
[0186]
在图3a中，与半导体元件200的构件具有相同结构与功能的半导体元件340的构件有相同识别号加上100的识别码。内连部313a关于第一介电层在结构与位置上类似，除了内连部313a没有晶种层(请参见图2g，晶种层208)，且衬垫306与侧壁304a上的导电材料310直接接触。内连部315a关于介电层322与内连部313a在结构与位置上类似，除了内连部315a没有晶种层，且衬垫326与导电材料328直接接触。内连部315a包含介层窗330与沟渠332。介层窗330在下方开口324a中，沟渠332在上方开口324b中。半导体元件340包含覆盖层312，此覆盖层312经改质而具有减少的点蚀，并可保护导电材料310免于电流侵蚀。半导体元件340具有电荷中和残余物325，这些电荷中和残余物325位于介电层322的侧边，且介于衬垫326与蚀刻停止层316、318、及320之间。
[0187]
在图3b中，与半导体元件340的构件具有相同结构与功能的半导体元件345的构件有相同识别号。在内连部313中，晶种层308将衬垫306与导电材料310分隔开。
[0188]
在内连部315a中，衬垫326与导电材料328直接接触。半导体元件345包含覆盖层312，此覆盖层312经改质而具有减少的点蚀，并可保护导电材料310免于电流侵蚀。半导体元件345具有电荷中和残余物325，这些电荷中和残余物325位于介电层322的侧边，且介于衬垫326与蚀刻停止层316、318、及320之间。内连部315a包含介层窗330与沟渠332。介层窗330在下方开口324a中，沟渠332在上方开口324b中。
[0189]
在图3c中，与半导体元件340的构件具有相同结构与功能的半导体元件350的构件有相同识别号。内连部315b具有电荷中和残余物325，此电荷中和残余物325直接介于衬垫326a与介电层322之间。内连部315b为偏移内连部，其中内连部313的中线与内连部315b的中线彼此横向偏移，且内连部315b向下延伸至蚀刻停止层316下方的介电层302中。在开口324d中的内连部315b包含在上部开口324b中的导线332以及在下部开口324c中的介层窗330a。衬垫326a沿着衬垫延伸在覆盖层312的一端附近与下方。介层窗330a的下部324e为没有电荷中和残余物所在的部分，因在蚀刻开口324c的下部之前，下部324e受到遮罩。在一些实施方式中，下部324e亦具有电荷中和残余物，因于形成开口324d的蚀刻暴露出介电层302之后，才对开口324d的表面实施电荷中和洗涤。
[0190]
在图3d中，与半导体元件350的构件具有相同结构与功能的半导体元件355的构件有相同识别号。内连部315c具有晶种层327a，此晶种层327a延伸在衬垫326a与导电材料328a之间。晶种层327a将导电材料328a与衬垫326a实体隔离，就如同晶种层308将导电材料310与衬垫306实体隔离般。内连部315c为偏移内连部，其中导电材料328a、衬垫326a、与晶种层327a沿着覆盖层312与沿着内连部313的侧壁延伸在介电层302的上表面下。
[0191]
图4是绘示依照一些实施方式在制造制程的数个步骤的晶圆电荷积聚的曲线图400。曲线图400包含在半导体元件的制造制程期间晶圆的电荷强度测量值，此制造制程类似于以上所讨论的方法100。由于电子具有具有富电荷，电荷强度越负，即在曲线图400的y
轴上越低，表示电荷强度的量越大。电荷值的第一组402(实线)对应于在没有依照上述方法100的操作122进行的电荷中和洗涤的制造流程期间的一组晶圆电荷量测。电荷值的第二组404(虚线)对应于依照上述方法100的操作122进行的电荷中和洗涤前与后的制造流程期间的一组晶圆电荷量测。第二组404包含在第四操作与第五操作之间进行电荷中和时的电荷值。第一组402包含没有电荷中和制程的电荷值。这些电荷量测为于第一操作、第二操作、第三操作、第四操作、与第五操作后为制造流程量测。第一组402与第二组404的量测的电荷量测从第一操作、第二操作、第三操作、与第四操作类似。对于第一组402与第二组404的量测，第五操作后的电荷量测不同。相较于第一组402的量测，对于进行电荷中和后的第二组404的量测，所量测到的晶圆电荷的强度较小。通过于电荷中和后减少晶圆电荷，可缩短强电荷位于晶圆上的时间，进而可减少晶圆在制造流程期间所发产出的点蚀与电流侵蚀的量。
[0192]
可利用电子设计自动化系统来调整上述的方法与实施方式，以补偿晶圆上的电荷中和、晶种层沉积、一些内连部的偏移(或，上述开口的图案化与蚀刻制程)的效果。上述实施方式与方法的变化，以及在下述的电子设计自动化系统指令与制造流程中，对于熟悉此技艺者而言将更熟悉。
[0193]
图5是绘示依照一些实施方式的一种电子设计自动化(eda)系统500的方块图。
[0194]
在一些实施方式中，电子设计自动化系统500包含自动布局布线(apr)系统。在此所描述的设计布局图的方法在一些实施方式中表示绕线安排，且在一些实施方式中可例如使用电子设计自动化系统500来实施。
[0195]
在一些实施方式中，电子设计自动化系统500为通用计算装置，包含硬件处理器502与非暂态计算机可读取储存媒体504。除其他事项外，储存媒体504以计算机程序码506，即一组可执行指令，予以编码，即储存。硬件处理器502执行指令506代表(至少一部分)电子设计自动化机台实施依照一或多个实施方式而在此所描述的方法(此后，标注的制程及/或方法)的一部分或全部。
[0196]
处理器502通过总线508而电性耦合于计算机可读取的储存媒体504。处理器502亦通过总线508而电性耦合于输入/输出接口510。网络接口512亦通过总线508而电性耦合于处理器502。网络接口512连接网络514，因此处理器502与计算机可读取储存媒体504可透过网络514而连接外部构件。为了使系统500可用来进行标注的制程及/或方法的一部分或全部，处理器502配置以执行编写在计算机可读取储存媒体504中的计算机程序码506。在一或多个实施方式中，处理器502为中央处理单元(cpu)、多重处理器、分散式处理系统、特殊应用集成电路(asic)、及/或适合的处理单元。
[0197]
在一或多个实施方式中，计算机可读取储存媒体504为电、磁、光学、电磁、红外线、及/或半导体系统(或设备或装置)。举例而言，计算机可读取储存媒体504包含半导体或固态记忆体、磁带、可卸除计算机磁盘、随机存取记忆体(ram)、只读记忆体(rom)、硬磁盘、及/或光盘。在使用光盘的一或多个实施方式中，计算机可读取储存媒体504包含只读记忆光盘(cd-rom)、读写光盘(cd-r/w)、及/或数字影音光盘(dvd)。
[0198]
在一或多个实施方式中，储存媒介504储存计算机程序码506，计算机程序码506配置以使系统500(这样的执行表示(至少一部分)电子设计自动化机台)可用以进行标注制程及/或方法的一部分或全部。在一或多个实施方式中，储存媒介504亦储存有利于进行标注制程及/或方法的一部分或全部的信息。在一或多个实施方式中，储存媒介504储存标准单
元库507，此标准单元库507包含如在此所揭示的标准单元。在一或多个实施方式中，储存媒介504储存对应于在此所揭露的一或多个布局的一或多个布局图509。
[0199]
电子设计自动化系统500包含输入/输出接口510。输入/输出接口510耦合于外部电路系统。在一或多个实施方式中，输入/输出接口510包含传递信息与命令给处理器502的键盘、小键盘(keypad)、鼠标、轨迹球、触控板、触控屏幕、及/或游标方向键。
[0200]
电子设计自动化系统500亦包含耦合于处理器502的网络接口512。网络接口512使得系统500可与网络通讯，而可与一或多个其他计算机系统连接。网络接口512包含无线网络接口，例如蓝牙、无线网络(wifi)、全球互通微波存取(wimax)、通用封包无线服务(gprs)、或宽频分码多工存取(wcdma)；或有线网络接口，例如以太网络(ethernet)、通用串行总线(usb)、或ieee-1364。在一或多个实施方式中，以二或多个系统500实施标注制程及/或方法的一部分或全部。
[0201]
系统500配置以透过输入/输出接口510接收信息。透过输入/输出接口510接收的信息包含一或多个指令、数据、设计规则、标准单元库、及/或供处理器502处理的其他参数。透过总线508将信息转移至处理器502。电子设计自动化系统500配置以透过输入/输出接口512，接收与使用者界面有关的信息。信息储存在计算机可读取媒体504中，作为使用者界面(ui)542。
[0202]
在一些实施方式中，利用处理器将标注制程及/或方法的一部分或全部实施成执行的独立软件应用。在一些实施方式中，将标注制程及/或方法的一部分或全部实施成软件应用，其为一额外软件应用的一部分。在一些实施方式中，将标注制程及/或方法的一部分或全部实施成软件应用的外挂程序。在一些实施方式中，将标注制程及/或方法的至少一者实施成电子设计自动化工具的一部分的软件应用。在一些实施方式中，将标注制程及/或方法的一部分或全部实施成电子设计自动化系统500所使用的软件应用。在一些实施方式中，利用工具，例如益华电脑股份有限公司(cadence design systems,inc.)所提供的或另一适合布局产生工具，来产生包含标准单元的布局图。
[0203]
在一些实施方式中，将制程实现为储存在非暂态计算机可读取记录媒体中的程序的函数。非暂态计算机可读取记录媒体包含但不限于外部/可卸除及/或内部/内建储存或记忆单元，例如光盘，如数字影音光盘；磁盘，如硬盘，半导体记忆体，例如只读记忆体、随机存取记忆体、记忆卡，等等中的一或多个。
[0204]
图6是绘示依照一些实施方式的一种集成电路(ic)制造系统及与其相关的集成电路制造流程的方块图。在一些实施方式中，根据布局图，利用制造系统600制造(a)一或多个半导体光罩、或(b)半导体集成电路的一层中的至少一构件的至少一者。
[0205]
在图6中，集成电路制造系统600包含实体，例如设计公司620、光罩公司630、以及集成电路制造商/制造业(“fab”)650，他们在关于制造集成电路元件660的设计、发展、与制造循环及/或服务上彼此互动。系统600中的实体透过通讯网络联系。在一些实施方式中，此通讯网络为单一网络。在一些实施方式中，此通讯网络为各种不同网络，例如内联网或互联网。此通讯网络包含有线的及/或无线通讯通道。每个实体与一或多个其他实体互动，且提供服务给一或多个其他实体及/或从一或多个其他实体接收服务。在一些实施方式中，单一大公司拥有设计公司620、光罩公司630、以及集成电路制造商/制造业650中的二者以上。在一些实施方式中，设计公司620、光罩公司630、以及集成电路制造商/制造业650中的二者以
上在一共用设施中共存，且使用共同资源。
[0206]
设计公司620(或设计团队)产生集成电路设计布局图622。集成电路设计布局图622包含为集成电路元件660设计的各种几何图案。这些几何图案对应于构成欲制造的集成电路元件660的各构件的金属、氧化物、或半导体层的图案。各种层组合而形成各种集成电路特征。举例而言，集成电路设计布局图622的一部分包含欲形成在半导体基材(例如硅晶圆)中的各种集成电路特征，例如主动区、栅极电极、源极与漏极、层间内连的金属线或介层窗、接合垫的开口，以及设于半导体基材上的各种材料层。设计公司620执行适当设计程序，以形成集成电路设计布局图622。设计程序包含逻辑设计、实体设计或布局与布线中的一或多者。集成电路设计布局图622以具有几何图案的信息的一或多个数据文件呈现。举例而言，集成电路设计布局图622可以gdsii文件格式或dfii文件格式表示。
[0207]
光罩公司630包含数据准备632与光罩制造644。光罩公司630利用集成电路设计布局图622来制造一或多个光罩645，光罩645欲用来依照集成电路设计布局图622制造集成电路元件660的各种层。光罩公司630进行光罩数据准备632，其中将集成电路设计布局图622转译成代表性数据文件(“rdf”)。光罩数据准备632提供代表性数据文件给光罩制造644。光罩制造644包含光罩制造机。光罩制造机将代表性数据文件转换成基材，例如光罩645(倍缩光罩)或半导体晶圆653上的影像。光罩数据准备632处理集成电路设计布局图622，以使集成电路设计布局图622符合光罩制造机的独有特性及/或集成电路制造商/制造业650的要求。在图6中，光罩数据准备632与光罩制造644绘示为独立的构件。在一些实施方式中，光罩数据准备632与光罩制造644可共同称为光罩数据准备。
[0208]
在一些实施方式中，光罩数据准备632包含光学近接修正(opc)，其使用微影增强技术来补偿成像误差，例如那些可能源自于衍射、干扰、其他制程影响、等等。光学近接修正校正集成电路设计布局图622。在一些实施方式中，光罩数据准备632进一步包含解析度增强技术(ret)，例如离轴照明、次解析度辅助特征、相移光罩、其他适合技术、等等或其组合。在一些实施方式中，亦使用反向微影技术(ilt)，其将光学近接修正视为逆成像问题。
[0209]
在一些实施方式中，光罩数据准备632包含光罩规则检查器(mrc)，光罩规则检查器检查集成电路设计布局图622，此集成电路设计布局图622已历经利用一组光罩创造规则的光学近接修正的程序，且这组光罩创造规则包含特定几何及/或连接的限制，以确保足够的裕度、说明半导体制造制程中的变化性、等等。在一些实施方式中，光罩规则检查器修改集成电路设计布局图622，以补偿光罩制造644期间的限制，其为了符合光罩创造规则而可能取消光学近接修正所进行的修改的一部分。
[0210]
在一些实施方式中，光罩数据准备632包含微影制程检查(lpc)，微影制程检查模拟将被集成电路制造商/制造业650执行以制造集成电路元件660的处理。微影制程检查根据集成电路设计布局图622模拟此处理，以产生模拟的制造元件，例如集成电路元件660。微影制程检查模拟中的处理参数可包含与集成电路制造的整个过程的各种制程有关的参数、与用来制造集成电路的机台有关的参数、及/或制造制程的其他方面。微影制程检查考虑许多因素，例如空间影像对比、聚焦深度(“dof”)、光罩错误增强因子(“meef”)、其他适合因素、类似因素或其组合。在一些实施方式中，于已利用微影制程检查创造出模拟的制造元件后，若模拟元件在形状上不够接近来满足设计规则，重复光学近接修正及/或光罩规则检查器，以进一步改进集成电路设计布局图622的品质。
[0211]
应了解到的是，为了清楚的目的，光罩数据准备632的上述描述已经过简化。在一些实施方式中，数据准备632包含额外特征，例如逻辑操作(lop)，以依照制造规则修改集成电路设计布局图622。此外，可以各种不同顺序执行在数据准备632期间应用于集成电路设计布局图622的制程。于光罩数据准备632后与光罩制造644期间，根据修改的集成电路设计布局图622制造光罩645或一组光罩645。在一些实施方式中，光罩制造644包含根据集成电路设计布局图622进行一或多道微影曝光。在一些实施方式中，根据修改的集成电路设计布局图622，利用电子束(e-beam)或多重电子束机制于光罩645(光罩或倍缩光罩)上形成图案。可利用各种技术形成光罩645。在一些实施方式中，利用二元技术形成光罩645。在一些实施方式中，光罩图案包含数个不透光图区与数个透光区。用以曝光已经涂布在晶圆上的影像敏感材料层(例如，光阻)的辐射束，例如紫外光(uv)束，为不透光区所阻隔，但穿过透光区。在一例子中，二元光罩形式的光罩645包含透明基材(例如，熔融石英)以及涂布在二元光罩的不透光区中的不透光材料(例如，铬)。在另一例子中，利用相移技术形成光罩645。在一相移光罩(psm)形式的光罩645中，形成在相移光罩上的图案中的各个特征配置以具有适当的相位差，借以提升解析度与成像品质。在许多例子中，相移光罩可为衰减式相移光罩或交替式相移光罩。光罩制造644所产生的一光罩(多个光罩)应用在各种制程中。举例而言，此一光罩(多个光罩)应用在离子植入制程中以在半导体晶圆653中形成许多掺杂区、应用在蚀刻制程中以在半导体晶圆653中形成许多蚀刻区、及/或应用在其他适合制程中。
[0212]
集成电路制造商/制造业650为集成电路制造公司，其包含制造各种不同集成电路产品的一或多个制造实体。在一些实施方式中，集成电路制造商/制造业650为半导体代工厂。举例而言，可有多个集成电路产品的前端制造(前端产线(feol)制造)的制造实体，而第二制造实体可提供集成电路产品的内连与封装的后端制造(后端产线(beol)制造)，以及第三制造实体可提供代工产业的其他服务。
[0213]
集成电路制造商/制造业650包含数个制造工具652，这些制造工具652配置以在半导体晶圆653上执行许多制造操作，借此可依照光罩(多个光罩)，例如光罩645，来制造集成电路元件660。在许多实施方式中，制造工具652包含一或多个晶圆步进机；离子植入机；光阻涂布机；制程反应室，例如化学气相沉积反应室或低压化学器相沉积炉；化学机械研磨系统；电浆蚀刻系统；晶圆清洁系统；或其他可进行如在此所讨论的一或多个适合的制造制程的其他制造设备。
[0214]
集成电路制造商/制造业650使用光罩公司630所制造的一光罩(多个光罩)645来制造集成电路元件660。因此，集成电路制造商/制造业650至少间接使用集成电路设计布局图622来制造集成电路元件660。在一些实施方式中，集成电路制造商/制造业650使用光罩(多个光罩)645制造半导体晶圆653，以形成集成电路元件660。在一些实施方式中，集成电路制造包含至少间接根据集成电路设计布局图622来进行一或多道微影曝光。半导体晶圆653包含硅基材、或具有材料层形成于其上的其他适合基材。半导体晶圆653还包含一或多个各种掺杂区、介电特征、多层内连、等等(以相继的制造步骤形成)。
[0215]
关于集成电路(ic)制造系统(例如，图6的系统)600的细节、以及与其相关的集成电路制造流程可见于例如2016年2月9日获准的美国专利公告号9256709、2015年10月1日公开的美国早期公开号20150278429、2014年2月6日公开的美国早期公开号20140040838、以及2007年8月21日获准的美国专利公告号7260442中，每个实体借此以参考方式并入。
[0216]
一或多个计算机的系统可配置以凭借具有安装在系统上的软件、固件、硬件、或其组合来进行特定操作或动作，软件、固件、硬件、或其组合在操作时使得系统进行这些动作。一或多个计算机程序可配置以凭借包含数个指令来进行特定操作或动作，利用数据处理设备执行这些指令执行时可使得设备进行这些动作。
[0217]
一个广义态样包含一种元件。此元件亦包含第一介电层位于元件基底层上方，第一介电层具有贯穿其中的第一开口，第一开口具有第一侧壁；第一内连部延伸通过第一开口；以及覆盖层位于第一内连部的上表面的上方，其中覆盖层可包含第一金属、碳、与氮。此态样的其他实施方式包含对应的计算机系统、设备、与记录在一或多个计算机储存装置上的计算机程序，这些均配置以进行方法的动作。
[0218]
实施可包含下列的一或多个特征。此元件可包含：第二介电层位于第一介电层与第一内连部的上方，其中第二介电层具有第二开口延伸贯穿其中；以及第二内连部延伸通过第二开口且电性连接于第一内连部。覆盖层介于第一内连部与第二内连部之间。第一金属可包含钴。衬垫层介于第一开口的第一侧壁与第一内连部之间；以及晶种层可包含第一金属，其中晶种层介于衬垫层与第一内连部之间。衬垫层包含第二金属的氮化物。第一金属可包含钴，第二金属层可包含钽。第一介电层可包含低介电常数介电层。第一介电层可包含多孔低介电常数介电层。元件包含电荷中和洗涤残余物位于第一侧壁上。电荷中和洗涤残余物可包含从约1
×
10
16
atoms/cm3至约1
×
10
17
atoms/cm3的硼、氟、镓、银、与铜中的一或多个。所述技术的实施可包含硬件、方法或制程、或在计算机可存取媒体上的计算机软件。
[0219]
一个广义的态样包含一种半导体元件的制造方法。此方法亦包含沉积第一介电层于半导体元件的基底层的上方；形成第一开口穿过第一介电层，以暴露出半导体元件的基底层；形成第一内连部于第一开口中；形成覆盖层，覆盖层可包含第一金属位于内连部的上表面的上方；以及改质覆盖层以具有有机金属薄膜。此态样的其他实施方式包含对应的计算机系统、设备、与记录在一或多个计算机储存装置上的计算机程序，这些均配置以进行方法的动作。
[0220]
实施可包含下列的一或多个特征。此方法可包含：沉积衬垫层于第一开口中；以及沉积晶种层于衬垫层的上方，其中晶种层可包含第一金属。此方法可包含：沉积第二介电层于第一介电层的上方；形成第二开口穿过第二介电层，其中第一内连部在第二开口的底部被暴露出；以及形成第二内连部于第二开口中。改质覆盖层还可包含：将氨结合于覆盖层的上表面；使部分的氨与甲基原子团反应；以及从氨与甲基原子团的甲基移除氢，以在覆盖层上形成有机金属薄膜。所述技术的实施可包含硬件、方法或制程、或在计算机可存取媒体上的计算机软件。
[0221]
一个广义的态样包含一种半导体元件的制造方法。此方法亦包含沉积介电层于内连部的上方；形成开口穿过介电层，以暴露内连部，其中开口形成介电层的侧壁；中和半导体元件上的电荷积聚；沉积衬垫于介电层的侧壁上；以及以导电材料填充开口。此态样的其他实施方式包含对应的计算机系统、设备、与记录在一或多个计算机储存装置上的计算机程序，这些均配置以进行方法的动作。
[0222]
实施可包含下列的一或多个特征。此方法可包含沉积蚀刻停止层于内连部的上方，其中形成开口穿过介电层还可包含蚀刻穿过介电层以暴露出蚀刻停止层、以及局部蚀刻过蚀刻停止层；以及中和半导体元件上的电荷积聚还可包含局部蚀刻过蚀刻停止层，以
暴露出内连部。中和半导体元件上的电荷积聚还可包含对介电层施加中和洗涤液、以及于电荷中和后从介电层冲洗中和洗涤液。中和半导体元件上的电荷积聚的方法还可包含：在对介电层施加中和洗涤液期间，将中和洗涤液的ph值维持在ph＝8与ph＝12之间；以及于在从介电层冲洗中和洗涤液期间，将ph值维持在ph值＝8与ph值＝12之间。中和半导体元件上的电荷积聚的方法还可包含：施加电荷中和洗涤液，此电荷中和洗涤液包含三氟化硼、二氧化碳、亚硫酸根、亚铜离子、银离子、三氯化镓、氰根离子、rs-、与一氧化碳中的一或多个，电荷中和洗涤液的ph值不小于8且不超过12。中和半导体元件上的电荷积聚的方法还可包含以碱性溶液冲洗介电层，此碱性溶液具有不小于8且不超过12的ph值。中和半导体元件上的电荷积聚还包含以碳酸溶液冲洗介电层。所述技术的实施可包含硬件、方法或制程、或在计算机可存取媒体上的计算机软件。
[0223]
上述已概述数个实施方式的特征，因此熟悉此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地利用本揭露做为基础，来设计或润饰其他制程与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，在此进行各种的更动、取代、与修改。