用于半导体器件的互连结构的制作方法

1.本公开涉及半导体器件，尤其涉及用于半导体器件的互连结构。


背景技术：

2.高密度集成电路(例如超大规模集成(vlsi)电路)通常由用作三维布线结构的多个金属互连形成。多个互连的目的是将密集包装的器件正确地链接在一起。随着集成程度的提高，金属互连之间的寄生电容效应相应地增加，而寄生电容效应导致rc延迟和串扰。为了减小寄生电容并提高金属互连之间的导电速度，通常使用低k电介质材料来形成层间电介质(ild)层和金属间电介质(imd)层。
3.在imd层中形成金属线和过孔。形成工艺可以包括在第一导电特征之上形成蚀刻停止层，以及在蚀刻停止层之上形成低k电介质层。低k电介质层和蚀刻停止层被图案化，以形成沟槽和过孔开口。然后用导电材料来填充沟槽和过孔开口，然后进行平坦化工艺以去除多余的导电材料，从而形成金属线和过孔。
4.随着在先进的半导体制造工艺中特征尺寸持续缩小，半导体制造面临新的挑战。在本领域中需要适用于先进的半导体制造工艺的用于互连结构的结构和方法。


技术实现要素：

5.根据本公开的一个方面，提供了一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成第一导电特征，所述第一电介质层设置在衬底之上；在所述第一电介质层之上形成第二电介质层；使用经图案化的掩模层来蚀刻所述第二电介质层，以在所述第二电介质层中形成开口，其中，所述开口使所述第一导电特征暴露；在所述蚀刻后，执行灰化工艺以去除所述经图案化的掩模层；在所述灰化工艺之后对所述开口进行湿法清洁，其中，所述湿法清洁使所述开口的底部部分扩大；以及用第一导电材料来填充所述开口。
6.根据本公开的一个方面，提供了一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成第一导电特征；在所述第一电介质层之上形成第二电介质层；在所述第二电介质层中形成开口，以暴露所述第一导电特征的上表面，其中，形成所述开口包括执行各向异性等离子体蚀刻工艺；在形成所述开口之后，用与所述各向异性等离子体蚀刻工艺不同的等离子体工艺来处理所述第一导电特征；以及在所述等离子体工艺之后，使用去离子水来清洁所述开口，其中，所述清洁使所述开口的底部部分扩大。
7.根据本公开的一个方面，提供了一种形成半导体器件的方法，所述方法包括：在第一电介质层中形成第一导电特征，所述第一电介质层设置在衬底之上；在所述第一电介质层之上形成第二电介质层；蚀刻所述第二电介质层以在所述第二电介质层中形成开口，其中，所述第一导电特征在所述开口的底部处暴露；在所述蚀刻之后，用等离子体工艺来处理所述第一导电特征，其中，所述等离子体工艺将所述第一导电特征的上部转化为第一材料；在所述等离子体工艺之后，通过湿法清洁工艺来清洁所述开口，其中，所述湿法清洁工艺包括使用去离子水的湿法清洁步骤，其中，所述去离子水去除所述第一材料并扩大所述开口
的底部；以及在所述清洁之后，用导电材料来填充所述开口。
附图说明
8.当结合附图阅读以下详细描述时，从以下详细描述可最佳地理解本公开的各个方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
9.图1至图3、图4a、图4b、以及图5至图8示出了根据一种实施例的在制造的各个阶段的半导体器件的截面图。
10.图9示出了根据一些实施例的形成半导体器件的方法的流程图。
具体实施方式
11.下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或在第二特征上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
12.此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。除了图中所示的方向之外，空间相关术语还意在涵盖正在使用或操作的器件的不同方向。装置可以以其他方式定向(旋转90度或处于其他方向)，并且本文中使用的空间相关描述符也可以相应地解释。在本文的整个具体实施方式中，除非另有说明，否则不同附图中的相同或类似的附图标记指代通过相同或类似的形成方法、使用(一种或多种)相同或类似的材料而形成的相同或类似的元素。
13.根据一些实施例，提供了一种半导体器件的互连结构及其形成方法。在一些实施例中，执行各向异性等离子体蚀刻工艺以在第二电介质层中形成开口，其中，该开口暴露第一电介质层中的导电特征，该第一电介质层位于第二电介质层下面。在形成开口之后，用等离子体工艺处理该导电特征，其中，该等离子体工艺将该导电特征的上部部分转换为第一材料。在等离子体工艺之后，使用去离子水(diw)来执行多步骤湿法清洁工艺，以清洁开口。diw溶解并去除第一材料，从而扩大开口的底部部分。然后形成导电材料以填充开口，从而形成过孔。所形成的过孔的扩大的底部部分可以捕获通过过孔和第二电介质层之间的缝隙渗入的cmp研磨液(slurry)，并且可以减少由于研磨液对导电特征的蚀刻而导致的导电特征的上表面的凹陷。
14.图1至图3、图4a、图4b、以及图5至图8示出了根据一种实施例的在制造的各个阶段的半导体器件100的截面图。半导体器件100可以是包括有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电感器、电阻器等)的器件晶圆。在一些实施例中，半导体器件100是内插器晶圆(interposer wafer)，其可以包括也可以不包括有源器件和/或无源器件。根据本公开的又一实施例，半导体器件100是封装衬底条带，其可以是其中具有芯的封装衬底，或者可以是无芯的封装衬底。在随后的讨论中，将器件晶圆用作半导体器件100的示例。如本领域技术人员容易理解的，本公开的教导还可以应用于内插器晶圆、封装衬底或
其他半导体结构。
15.如图1所示，半导体器件100包括半导体衬底101(也称为衬底)。半导体衬底101可以包括半导体材料，例如掺杂或未掺杂的硅、或者绝缘体上半导体(soi)衬底的有源层。半导体衬底101可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或前述的组合。也可以使用其他衬底，例如多层衬底或梯度衬底。
16.例如在半导体制造的前段(feol)处理中，在衬底101中或在衬底101上形成诸如晶体管、电阻器、电容器、电感器、二极管之类的电气组件。在图1的示例中，半导体鳍103(也称为鳍)被形成为突出高于衬底101。在半导体鳍103之间或周围形成诸如浅沟槽隔离(sti)区域之类的隔离区域105。在半导体鳍103之上形成栅极结构109。每个栅极结构109可以是例如金属栅极结构，其包括栅极电极、围绕该栅极电极的(一个或多个)功函数层、以及围绕该(一个或多个)功函数层的栅极电介质层。栅极结构109的细节是本领域技术人员已知的，因此这里不再重复。沿着栅极结构109的侧壁形成栅极间隔件111。在图1的示例中，在栅极结构109之上形成帽盖层115(例如，钨层)，并且在帽盖层115之上形成掩模层116(例如，氮化钛)。在栅极结构109的相反侧形成诸如外延源极/漏极区域之类的源极/漏极区域107。
17.在形成电气组件(例如，finfet)之后，在半导体衬底101之上并且在栅极结构109周围形成层间电介质(ild)层117。ild层117可以填充栅极结构109之间的空间。根据一些实施例，ild层117包括氧化硅、磷硅玻璃(psg)、硼硅玻璃(bsg)、掺杂硼的磷硅玻璃(bpsg)、掺杂氟的硅酸盐玻璃(fsg)等。可以使用旋涂、可流动化学气相沉积(fcvd)、等离子体增强化学气相沉积(pecvd)、或低压化学气相沉积(lpcvd)等来形成ild层117。
18.仍然参考图1，在ild层117中形成诸如源极/漏极接触件之类的接触插塞113，接触插塞113将源极/漏极区域107电气地耦合到随后形成的导电特征(例如，金属线、过孔、和源极/漏极区域107之上的导电柱)。注意，在本公开中，除非另有说明，否则导电特征是指传导电的特征，并且导电材料是指传导电的材料。在示例实施例中，接触插塞113由诸如钴之类的导电材料形成，但也可以使用其他合适的导电材料，例如，钨、铝、铜、钛、钽、氮化钛、氮化钽、前述项的合金、和/或前述项的多层。接触插塞113的形成可以包括：在ild层117中形成接触开口，以暴露源极/漏极区域107；在接触开口中形成(一种或多种)导电材料；以及执行平坦化工艺(例如化学机械抛光(cmp))，以使接触插塞113的顶表面与ild层117的顶表面齐平。可以执行类似的处理，以形成栅极接触件(未示出)，该栅极接触件位于栅极结构109之上并电耦合到栅极结构109。在一些实施例中，通过以下步骤来形成栅极接触件：形成延伸穿过掩模层116和帽盖层115的开口，以暴露栅极结构109的栅极电极；然后用诸如钨之类的导电材料来填充该开口。栅极接触件可能与源极/漏极接触件113不在同一截面中，因此未在图1中示出。
19.接下来，在ild层117之上形成蚀刻停止层(esl)119。在一些实施例中，esl 119包括通过pecvd形成的氮化硅，但也可以替代地使用其他电介质材料(例如氮化物、碳化物、其组合等)，并且也可以替代地使用形成esl 119的替代技术(例如lpcvd、pvd等)。在一些实施例中，省略了esl 119。
20.接下来，在esl 119之上(如果形成了的话)和ild层117之上形成金属间电介质
(imd)层121。imd层121可以由电介质材料形成，例如，氧化硅、氮化硅、碳化硅、氮氧化硅等。根据一些实施例，imd层121由介电常数(k值)低于3.0(例如，约2.5、约2.0或甚至更低)的低k电介质材料形成。imd层121可以包括含碳的低k电介质材料，例如氢硅硅氧烷(hsq)、甲基硅氧烷(msq)等。作为示例，imd层121的形成可以包括在ild层117之上沉积含致孔剂的电介质材料，然后执行固化工艺以驱除致孔剂，从而形成多孔的imd层121。也可以使用其他合适的方法来形成imd层121。
21.接下来，在图2中，在imd层121之上形成三层光致抗蚀剂126，该三层光致抗蚀剂126包括顶部光致抗蚀剂层127、中间层125以及底部抗反射涂层(barc)层123。三层光致抗蚀剂126的barc层123可以包括有机材料或无机材料。中间层125可以包括对顶部光致抗蚀剂层127具有蚀刻选择性的氮化硅、氮氧化硅等，使得顶部光致抗蚀剂层127可以用作掩模层以对中间层125进行图案化。顶部光致抗蚀剂层127可以包括光敏材料。可以使用任何合适的沉积方法(例如，pvd、cvd、旋涂等或其组合)来形成三层光致抗蚀剂126。
22.一旦形成三层光致抗蚀剂126，就在顶部光致抗蚀剂层127中形成图案129(例如，开口)。在一个实施例中，通过例如十字线(reticle)将顶部光致抗蚀剂层127内的光敏材料暴露于经图案化的能量源(例如光)，来对顶部光致抗蚀剂层127进行图案化。能量的影响将在光敏材料的经图案化的能量源所影响的那些部分中引起化学反应，从而修改光致抗蚀剂的曝光部分的物理特性，使得顶部光致抗蚀剂层127的曝光部分的物理特性不同于顶部光致抗蚀剂层127的未曝光部分的物理特性。然后，取决于(例如)将负性光敏材料还是正性光敏材料用于顶部光致抗蚀剂层127，可使用显影剂对顶部光致抗蚀剂层127进行显影，以移除顶部光致抗蚀剂层127的暴露部分或顶部光致抗蚀剂层127的未暴露部分。顶部光致抗蚀剂层127的其余部分形成经图案化的光致抗蚀剂层。接下来，顶部光致抗蚀剂层127中的图案129延伸穿过中间层125和barc层123，并且通过使用适当方法(例如一种或多种各向异性蚀刻工艺)而被转移到imd层121。
23.图3示出了在顶部光致抗蚀剂层127的图案被转移到imd层121之后的半导体器件100的截面图。在一些实施例中，为了转移顶部光致抗蚀剂层127的图案，执行各向异性蚀刻工艺，例如各向异性等离子体蚀刻工艺。在一些实施例中，各向异性等离子体蚀刻工艺是使用例如含氟化物的蚀刻气体(例如包括氟化碳氢(c
xhyfz
，例如chf3)的蚀刻气体)执行的反应离子蚀刻(rie)工艺。如图3所示，在各向异性等离子体蚀刻工艺之后，在imd层121中形成开口122(也可以称为过孔开口)，并且开口122延伸穿过esl 119(如果形成了的话)，这些开口122暴露下面的接触插塞113的上表面。在图3的示例中，开口122的底部与ild层117的上表面齐平。图3示出了两个开口122作为非限制性示例。如技术人员容易理解的，可以形成其他开口以暴露其他接触插塞113的上表面。在一些实施例中，蚀刻气体中的氟化物(f)可以在各向异性等离子体蚀刻工艺期间被注入到接触插塞113中，并且可以被称为接触插塞113中的氟化物杂质。
24.在各向异性等离子体蚀刻工艺之后，去除三层光致抗蚀剂126。在一些实施例中，执行灰化工艺(等离子体工艺)以去除三层光致抗蚀剂126。可以使用包括氢气(h2)和合适的惰性气体(例如氩(ar)或氦(he))的混合物的气体源来执行灰化工艺。换句话说，用于灰化工艺的气体源可以是h2和ar的混合物，或者h2和he的混合物。
25.在示例实施例中，使用包括h2和ar的混合物的气体源来执行灰化工艺。在一些实
施例中，气体源(例如，h2和ar)被点燃成等离子体以用于灰化工艺。在灰化工艺期间，从气体源产生的h
+
自由基进入接触插塞113，与接触插塞113内的氟化物杂质碰撞(由上面讨论的产生开口122的等离子体蚀刻工艺产生)，并且驱使氟化物杂质至接触插塞113的上表面。在图示的实施例中，被驱使至接触插塞113的上表面的氟化物杂质与接触插塞113的材料(例如钴)反应，以形成例如氟化钴(co
xfy
，例如cof2、cof3)。换句话说，在所示的实施例中，接触插塞113的上部(例如，靠近接触插塞113的上表面的部分)被转化为氟化钴。值得注意的是，在所示的实施例中，用于灰化工艺的气体源不含氮。这是因为在灰化工艺中，包括氮的气体源可以将接触插塞113的上部转化为氮化钴，并且随后的湿法清洁工艺无法去除氮化钴，从而形成开口122的扩大的底部部分。
26.在一些实施例中，在灰化工艺的气体源中，惰性气体(例如ar)和h2之间的混合比r(例如，体积比或流速比)等于或小于2(例如，r≤2)。如果混合比r大于2，则h
+
自由基可能被稀释得太多，并且可能无法与氟化物杂质充分碰撞并将杂质驱使至接触插塞113的上表面。如将在下文中参考图4所讨论的，通过氟化物杂质和接触插塞113的上表面处的钴之间的反应而形成的氟化钴将通过随后的湿法清洁工艺而被去除，以在接触插塞113的上表面中形成凹部，从而形成开口122的扩大的底部部分。因此，大于2的混合比r会对接触插塞113的h
+
自由基处理的效率产生负面影响，并且可能阻止在接触插塞113的上表面处形成凹部。
27.在一些实施例中，根据接触插塞中氟化物的浓度来调整(例如调节)灰化工艺的工艺条件，以确保通过灰化工艺对接触插塞113进行足够的处理。例如，在接触插塞113中的氟化物具有高浓度(例如，大于15原子百分比)时，可以增加灰化工艺的rf功率(例如，用于将气体源点燃为等离子体)和/或灰化工艺的工艺时间。附加地或替代地，在接触插塞113中的氟化物具有高浓度(例如，大于15原子百分比)时，可以降低灰化工艺的压力。等离子体功率的增加、工艺时间的增加、和/或压力的减小有助于提高h
+
自由基与氟杂质碰撞的概率。作为示例，为了确定接触插塞113中的氟化物的浓度，可以通过与上述各向异性等离子体蚀刻工艺相同的各向异性等离子体蚀刻工艺来处理测试晶圆，然后执行x射线光电子能谱(xps)测量以确定氟化物的浓度。
28.接下来，在图4a中，执行湿法清洁工艺以清洁开口122。在一些实施例中，以三个连续的步骤执行湿法清洁工艺。第一清洁步骤是使用去离子水(diw)执行的，并且也可以被称为diw清洁步骤。diw清洁步骤可以被执行例如约50秒。回想一下，灰化工艺将接触插塞113的上部转化为氟化钴。在一些实施例中，接触插塞113的上部(是氟化钴)溶解在diw中并且通过diw清洁步骤被去除。接下来，使用诸如4-甲基-2-(苯基氨基)-1,3-噻唑-5-羧酸(也可以被称为ms9600酸)之类的酸来执行第二清洁步骤。第二清洁步骤也可以被称为酸清洁步骤。酸清洁步骤可以被执行例如120秒。接下来，使用异丙醇(ipa)来执行第三清洁步骤，因此，第三清洁步骤也可以被称为ipa清洁步骤。ipa清洁步骤可以被执行例如约10秒至约100秒。注意，在一些实施例中，在每个清洁步骤完成之后并且在执行下一处理步骤(例如，下一清洁步骤)之前，去除每个清洁步骤的清洁液和副产物(如果有的话)。
29.如上所述，湿法清洁工艺去除接触插塞113的上部，从而扩大了开口122的底部部分。如图4a所示，湿法清洁工艺使接触插塞113的上表面凹陷，例如使接触插塞113的上表面低于ild层117的上表面。结果，开口122的扩大的底部部分延伸到接触插塞113中，并且在imd层121之下形成底切。换句话说，每个开口122的扩大的底部部分比开口122宽，并且因此
横向地延伸超过imd层121的被开口122暴露的侧壁。图4a中每个开口122的扩大的底部部分具有弯曲的侧壁，并且类似于椭圆形的部分。除了图示的形状之外，开口122的扩大的底部部分的截面的其他形状也是可能的，并且完全意在被包括在本公开的范围内。
30.在一些实施例中，在湿法清洁工艺之后，执行等离子体工艺以去除由湿法清洁工艺和/或先前的蚀刻工艺留下的副产物(例如，含碳副产物)。可以使用包括氧(o2)的气体源来执行等离子体工艺。氧气被点燃为等离子体，并且该等离子体被供应到开口122以去除例如含碳副产物。等离子体工艺的温度可以是例如160℃。
31.图4b示出了图4a中的区域131的放大图。如图4b所示，开口122的扩大的底部部分具有在例如扩大的底部部分的最宽部分的相对侧壁之间测量的宽度c，以及在ild层117的上表面和开口122的底部之间测量的深度a。此外，开口122的底切部分具有宽度b。换句话说，开口122的底切部分延伸超过imd层121的侧壁121s的距离为b。在一些实施例中，a与c之间的比率在0.28至0.32之间(例如，0.28≤a/c≤0.32)。在一些实施例中，a与b之间的比率在0.9至1.1之间(例如，0.9≤a/b≤1.1)。在一些实施例中，b与c之间的比率在0.28至0.31之间(例如，0.28≤b/c≤0.31)。在一些实施例中，a与b之间的差小于1nm(例如，a-b＜1nm)。
32.接下来，在图5中，在开口122中形成诸如钨之类的导电材料133，以填充开口122。导电材料133可以过度填充开口122并且延伸高于imd层121的上表面。在一些实施例中，使用合适的形成方法(例如，慢ald(sald)工艺)在接触插塞113之上选择性地形成导电材料133，使得以自下而上的方式形成导电材料133，从而比例如体形成方法(例如cvd或pvd)更好地填充开口122(例如，具有更少的空隙或没有空隙)。如图5所示，导电材料133填充开口122的扩大的底部部分的底切部分，并且因此形成具有扩大的底部部分的过孔133。每个过孔133的扩大的底部部分比过孔133的上面部分(例如，imd层121的相对侧壁之间的靠近imd层121的下表面的部分)宽。在一些实施例中，每个过孔133的扩大的底部部分横向地延伸超过imd层121的面向过孔133的相对侧壁。
33.接下来，在图6中，在imd层121的上表面之上形成阻挡层135。阻挡层135可以包括通过诸如pvd、cvd、ald之类的合适的形成方法形成的钛、氮化钛等。接下来，在阻挡层135之上形成导电材料137。在所示的实施例中，导电材料137是与导电材料133相同的材料(例如，钨)，但是是由不同的形成方法形成的。例如，代替用于导电材料133的选择性的、自下而上的形成方法，导电材料137由诸如cvd、pvd或溅射之类的体形成方法而形成。可以使用体形成方法来减少用于形成导电材料137的工艺时间。
34.接下来，在图7中，执行诸如cmp之类的平坦化工艺以从imd层121的上表面去除导电材料137和阻挡层135，并在imd层121和过孔133之间实现共面的上表面。在一些实施例中，导电材料137和阻挡层135之间的界面用作cmp工艺的蚀刻停止标记，使得cmp工艺可以在imd层121的上表面被暴露之后停止。
35.随着在高级处理节点中特征尺寸持续缩小，由于过孔开口的较高的长宽比，形成过孔133变得越来越困难。为了使得更容易填充过孔开口，可以形成不具有阻挡层或粘合层的过孔133。因此，过孔133与其周围的层(例如，imd层121和esl 119)之间的粘附可能会劣化，并且在例如过孔133与imd层121/esl 119之间可能存在微小的缝隙。在cmp工艺期间，在cmp工艺中使用的研磨液(也可以被称为cmp研磨液)可能会通过缝隙渗入并到达接触插塞113。研磨液对于接触插塞113的材料(例如钴)可能具有高蚀刻选择性(例如，具有高蚀刻速
率)，因此，其可能导致接触插塞113的上表面凹陷，从而导致过孔133和下面的接触插塞113之间的电气连接不可靠。通过扩大过孔开口的底部部分，所公开的方法允许形成具有扩大的底部部分的过孔133。过孔133的扩大的底部部分在缝隙周围(例如在esl 119的底表面处)形成更好的密封，以减少可能渗漏通过esl 119的cmp研磨液的量。此外，过孔133的扩大的底部部分也可以捕获渗透通过esl 119的少量cmp研磨液。因此，在cmp工艺期间，cmp研磨液可能渗透通过过孔133和imd层121之间的缝隙(例如，沿着过孔133的侧壁)，但是大多数cmp研磨液被过孔133的扩大的底部部分停止在esl 119中，或者被过孔133的扩大的底部部分捕获。结果，减少或消除了到达接触插塞113的cmp研磨液的量，从而减少或防止了接触插塞113的凹陷。另一个优点是由于扩大的底部部分而减小了过孔133的电阻，这也可以减小所形成的半导体器件的rc延迟。
36.接下来，在图8中，在imd层121之上形成电介质层139。可以由与imd层121相同或类似的材料通过相同或类似的形成方法来形成电介质层139，因此不再赘述。接下来，在电介质层139中形成过孔141，并且过孔141位于下面的过孔133之上并且电气耦合到下面的过孔133。可以通过以下方式形成过孔141：在电介质层139中形成过孔开口以暴露出下面的过孔133，用导电材料填充过孔开口，并且在填充过孔开口之后执行cmp工艺。在所示的实施例中，由与过孔133相同的材料(例如钨)来形成过孔141。在图8的示例中，过孔141不具有如过孔133那样的扩大的底部部分，因为用于cmp工艺的研磨液对接触插塞113的材料(例如钴)具有高蚀刻速率，但是对于过孔133的材料(例如钨)具有低蚀刻速率。在其他实施例中，过孔141可以被形成为具有与过孔133的扩大的底部部分相同或类似的扩大的底部部分。
37.可以在图8的处理之后进行其他处理步骤，以完成半导体器件100的制造。例如，过孔143可以被形成在栅极结构109之上并且电气耦合到栅极结构109。过孔143可以被形成为延伸穿过imd层121和电介质层139，以与栅极结构109的帽盖层115(例如钨)接触(例如，实体接触)。可以在电介质层139之上形成电介质层的附加层，并且可以在电介质层的附加层中形成导电特征(例如，导线和过孔)以形成半导体器件100的互连结构，这些互连结构使下面的电气组件电气互连以形成功能电路。这里不讨论细节。
38.对公开的实施例进行变型是可能的，并且完全旨在被包括在本公开的范围内。例如，虽然在源极/漏极接触插塞之上形成过孔的上下文中描述了所公开的方法，但是本公开的精神可以应用于在半导体器件的其他电介质层中、在其他类型的导电特征(例如，导线)之上形成导电特征(例如，过孔)。作为另一示例，除了过孔133之外，形成在过孔133之上的其他过孔(例如141)也可以被形成有扩大的底部部分。
39.实施例可以实现多个优点。所公开的方法形成具有扩大的底部部分的过孔开口，这允许形成具有扩大的底部部分的过孔(例如133)。过孔的扩大的底部部分减少了渗透通过过孔和过孔周围的电介质层之间的缝隙的cmp研磨液的量，从而减少过孔下面的导电特征(例如，接触插塞113)的凹陷并改进过孔和下面的导电特征之间的电气连接的可靠性。其他优点包括过孔的减少的电阻，以及所形成器件的减少的rc延迟。
40.图9示出了根据一些实施例的制造半导体结构的方法的流程图。应该理解，图9中所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新排列、或重复如图9所示的各种步骤。
41.参照图9，在方框1010处，在设置在衬底之上的第一电介质层中形成第一导电特
征。在方框1020处，在第一电介质层之上形成第二电介质层。在方框1030处，使用经图案化的掩模层来蚀刻第二电介质层以在第二电介质层中形成开口，其中，该开口暴露第一导电特征。在方框1040处，在蚀刻之后，执行灰化工艺以去除经图案化的掩模层。在方框1050处，在灰化工艺之后，通过湿法清洁工艺来清洁开口，其中，湿法清洁工艺使开口的底部部分扩大。在方框1060处，用第一导电材料来填充开口。
42.根据本公开的实施例，一种形成半导体器件的方法包括：在第一电介质层中形成第一导电特征，第一电介质层设置在衬底之上；在第一电介质层之上形成第二电介质层；使用经图案化的掩模层来蚀刻第二电介质层，以在第二电介质层中形成开口，其中，开口使第一导电特征暴露；在蚀刻后，执行灰化工艺以去除经图案化的掩模层；在灰化工艺之后对开口进行湿法清洁，其中，湿法清洁使开口的底部部分扩大；以及用第一导电材料来填充开口。在一个实施例中，湿法清洁去除第一导电特征的远离衬底的顶部部分，并且在第二电介质层之下形成底切。在一个实施例中，在湿法清洁之后，开口的底部部分垂直延伸到第一导电特征中，并且横向地延伸超过第二电介质层的被开口暴露的侧壁。在一个实施例中，蚀刻第二电介质层包括通过执行第一等离子体工艺来蚀刻第二电介质层，其中，执行灰化工艺包括执行与第一等离子体工艺不同的第二等离子体工艺。在一个实施例中，第一等离子体工艺是使用包括氟化物的气体源来执行的，其中，第二等离子体工艺是使用包括氢的气体源来执行的。在一个实施例中，氟化物通过第一等离子体工艺而被注入到第一导电特征中，其中，该方法还包括：根据第一导电特征中氟化物的浓度，调节第二等离子体工艺的rf功率、第二等离子体工艺的工艺时间、或第二等离子体工艺的压力。在一个实施例中，湿法清洁包括：使用去离子水来执行第一湿法清洁步骤；使用酸来执行第二湿法清洁步骤；然后使用异丙醇来执行第三湿法清洁步骤。在一个实施例中，第一等离子体工艺的气体源包括c
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，并且第二等离子体工艺的气体源包括h2和惰性气体的混合物，其中，所述惰性气体是ar或he。在一个实施例中，第二等离子体工艺的气体源中的惰性气体与h2之间的混合比率等于或小于2。在一个实施例中，该方法还包括：在填充开口之后，在第二电介质层的远离衬底的上表面之上形成阻挡层；在阻挡层之上形成第二导电材料，其中，第一导电材料和第二导电材料包括相同的材料，但第一导电材料和第二导电材料是使用不同的形成方法来形成的；以及执行平坦化工艺，以去除阻挡层和第二导电材料。在一个实施例中，该方法还包括：在平坦化工艺之后，在第二电介质层之上形成第三电介质层；以及在第三电介质层中形成过孔，该过孔位于第一导电材料之上并电气耦合到第一导电材料。
43.根据本公开的实施例，一种形成半导体器件的方法包括：在第一电介质层中形成第一导电特征；在第一电介质层之上形成第二电介质层；在第二电介质层中形成开口，以暴露第一导电特征的上表面，其中，形成开口包括执行各向异性等离子体蚀刻工艺；在形成开口之后，用与各向异性等离子体蚀刻工艺不同的等离子体工艺来处理第一导电特征；以及在等离子体工艺之后，使用去离子水来清洁开口，其中，该清洁使开口的底部部分扩大。在一个实施例中，该清洁使第一导电特征的面向第二电介质层的上表面凹陷，并且在第二电介质层之下形成底切。在一个实施例中，该方法还包括：在清洁之后用导电材料来填充开口，其中，导电材料填充底切。在一个实施例中，使用包括c
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的第一气体源来执行各向异性等离子体蚀刻工艺，并且其中，等离子体工艺是使用第二气体源来执行的，第二气体源包括h2和ar的混合物或h2和he的混合物。在一个实施例中，第一导电特征是由钴形成的。
44.根据本公开的实施例，一种形成半导体器件的方法包括：在第一电介质层中形成第一导电特征，第一电介质层设置在衬底之上；在第一电介质层之上形成第二电介质层；蚀刻第二电介质层以在第二电介质层中形成开口，其中，第一导电特征在开口的底部处暴露；在蚀刻之后，用等离子体工艺来处理第一导电特征，其中，等离子体工艺将第一导电特征的上部转化为第一材料；在等离子体工艺之后，通过湿法清洁工艺来清洁开口，其中，湿法清洁工艺包括使用去离子水的湿法清洁步骤，其中，去离子水去除第一材料并扩大开口的底部；以及在清洁之后，用导电材料来填充开口。在一个实施例中，蚀刻第二电介质层包括使用包括氟化物的蚀刻气体来执行等离子体蚀刻工艺，其中，等离子体工艺是使用包括氢的气体源来执行的。在一个实施例中，开口的扩大的底部延伸到第一导电特征中并且包括在第二电介质层之下的底切，其中，在填充开口之后，导电材料填充所述底切。在一个实施例中，第一导电特征是由钴形成的，并且导电材料是钨。
45.前述内容概述了若干个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在其中进行各种改变、替代和变更。
46.示例1.一种形成半导体器件的方法，所述方法包括：
47.在第一电介质层中形成第一导电特征，所述第一电介质层设置在衬底之上；
48.在所述第一电介质层之上形成第二电介质层；
49.使用经图案化的掩模层来蚀刻所述第二电介质层，以在所述第二电介质层中形成开口，其中，所述开口使所述第一导电特征暴露；
50.在所述蚀刻后，执行灰化工艺以去除所述经图案化的掩模层；
51.在所述灰化工艺之后对所述开口进行湿法清洁，其中，所述湿法清洁使所述开口的底部部分扩大；以及
52.用第一导电材料来填充所述开口。
53.示例2.根据示例1所述的方法，其中，所述湿法清洁去除所述第一导电特征的远离所述衬底的顶部部分，并且在所述第二电介质层之下形成底切。
54.示例3.根据示例1所述的方法，其中，在所述湿法清洁之后，所述开口的底部部分垂直地延伸到所述第一导电特征中，并且横向地延伸超过所述第二电介质层的被所述开口暴露的侧壁。
55.示例4.根据示例1所述的方法，其中，蚀刻所述第二电介质层包括通过执行第一等离子体工艺来蚀刻所述第二电介质层，其中，执行所述灰化工艺包括执行与所述第一等离子体工艺不同的第二等离子体工艺。
56.示例5.根据示例4所述的方法，其中，所述第一等离子体工艺是使用包括氟化物的气体源来执行的，其中，所述第二等离子体工艺是使用包括氢的气体源来执行的。
57.示例6.根据示例5所述的方法，其中，所述氟化物通过所述第一等离子体工艺而被注入到所述第一导电特征中，其中，所述方法还包括：根据所述第一导电特征中氟化物的浓度，调节所述第二等离子体工艺的rf功率、所述第二等离子体工艺的工艺时间、或所述第二
等离子体工艺的压力。
58.示例7.根据示例5所述的方法，其中，所述湿法清洁包括：
59.使用去离子水来执行第一湿法清洁步骤；
60.使用酸来执行第二湿法清洁步骤；以及
61.使用异丙醇来执行第三湿法清洁步骤。
62.示例8.根据示例5所述的方法，其中，所述第一等离子体工艺的气体源包括c
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，并且所述第二等离子体工艺的气体源包括h2和惰性气体的混合物，其中，所述惰性气体是ar或he。
63.示例9.根据示例8所述的方法，其中，所述第二等离子体工艺的气体源中的所述惰性气体与所述h2之间的混合比率等于或小于2。
64.示例10.根据示例1所述的方法，还包括：在填充所述开口之后，
65.在所述第二电介质层的远离所述衬底的上表面之上形成阻挡层；
66.在所述阻挡层之上形成第二导电材料，其中，所述第一导电材料和所述第二导电材料包括相同的材料，但所述第一导电材料和所述第二导电材料是使用不同的形成方法来形成的；以及
67.执行平坦化工艺，以去除所述阻挡层和所述第二导电材料。
68.示例11.根据示例10所述的方法，还包括：在所述平坦化工艺之后，
69.在所述第二电介质层之上形成第三电介质层；以及
70.在所述第三电介质层中形成过孔，所述过孔位于所述第一导电材料之上并电气耦合到所述第一导电材料。
71.示例12.一种形成半导体器件的方法，所述方法包括：
72.在第一电介质层中形成第一导电特征；
73.在所述第一电介质层之上形成第二电介质层；
74.在所述第二电介质层中形成开口，以暴露所述第一导电特征的上表面，其中，形成所述开口包括执行各向异性等离子体蚀刻工艺；
75.在形成所述开口之后，用与所述各向异性等离子体蚀刻工艺不同的等离子体工艺来处理所述第一导电特征；以及
76.在所述等离子体工艺之后，使用去离子水来清洁所述开口，其中，所述清洁使所述开口的底部部分扩大。
77.示例13.根据示例12所述的方法，其中，所述清洁使所述第一导电特征的面向所述第二电介质层的上表面凹陷，并且在所述第二电介质层之下形成底切。
78.示例14.根据示例13所述的方法，还包括：在所述清洁之后用导电材料来填充所述开口，其中，所述导电材料填充所述底切。
79.示例15.根据示例12所述的方法，其中，使用包括c
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的第一气体源来执行所述各向异性等离子体蚀刻工艺，并且其中，所述等离子体工艺是使用第二气体源来执行的，所述第二气体源包括h2和ar的混合物或h2和he的混合物。
80.示例16.根据示例15所述的方法，其中，所述第一导电特征是由钴形成的。
81.示例17.一种形成半导体器件的方法，所述方法包括：
82.在第一电介质层中形成第一导电特征，所述第一电介质层设置在衬底之上；
83.在所述第一电介质层之上形成第二电介质层；
84.蚀刻所述第二电介质层以在所述第二电介质层中形成开口，其中，所述第一导电特征在所述开口的底部处暴露；
85.在所述蚀刻之后，用等离子体工艺来处理所述第一导电特征，其中，所述等离子体工艺将所述第一导电特征的上部转化为第一材料；
86.在所述等离子体工艺之后，通过湿法清洁工艺来清洁所述开口，其中，所述湿法清洁工艺包括使用去离子水的湿法清洁步骤，其中，所述去离子水去除所述第一材料并扩大所述开口的底部；以及
87.在所述清洁之后，用导电材料来填充所述开口。
88.示例18.根据示例17所述的方法，其中，蚀刻所述第二电介质层包括使用包括氟化物的蚀刻气体来执行等离子体蚀刻工艺，其中，所述等离子体工艺是使用包括氢的气体源来执行的。
89.示例19.根据示例18所述的方法，其中，所述开口的扩大的底部延伸到所述第一导电特征中并且包括在所述第二电介质层之下的底切，其中，在填充所述开口之后，所述导电材料填充所述底切。
90.示例20.根据示例18所述的方法，其中，所述第一导电特征是由钴形成的，并且所述导电材料是钨。