存储器器件及其制造方法与流程

1.本发明实施例是有关于一种三维存储器器件及其制造方法。


背景技术：

2.半导体存储器用于电子应用(举例而言包括收音机、电视、手机及个人计算器件)的集成电路中。半导体存储器包括两大类别。一个类别是易失性存储器(volatile memory)；另一类别是非易失性存储器(non
‑
volatile memory)。易失性存储器包括随机存取存储器(random access memory，ram)，随机存取存储器可被进一步划分成两个子类别：静态随机存取存储器(static random access memory，sram)及动态随机存取存储器(dynamic random access memory，dram)。由于sram及dram在断电时将丢失其所储存的信息，因此sram及dram二者皆是易失性的。
3.另一方面，非易失性存储器可保持储存于其上的数据。一种类型的非易失性半导体存储器是铁电随机存取存储器(ferroelectric random access memory，feram或fram)。feram的优点包括其写入/读取速度快且尺寸小。


技术实现要素：

4.本发明实施例提供一种存储器器件，包括第一堆叠结构、第二堆叠结构、多个支柱、至少一个隔离结构、多个单元区、多个存储膜、多个沟道层以及多个导电柱。所述第一堆叠结构包括多个第一栅极层，且位于衬底上。所述第二堆叠结构包括多个第二栅极层，位于所述衬底上，且通过沟槽而与所述第一堆叠结构隔开。所述多个支柱竖立在所述衬底上且位于所述沟槽中，各自具有分别与所述第一堆叠结构及所述第二堆叠结构接触的两个相对的表面。所述至少一个隔离结构竖立在所述衬底上且位于所述沟槽中，其中多个单元区位于所述沟槽中，且所述多个单元区中的至少两个单元区通过所述多个支柱中的相应的一个支柱及与所述相应的一个支柱连接的所述至少一个隔离结构彼此隔开。所述多个存储膜分别位于所述多个单元区中，且各自覆盖所述多个单元区中的相应一者的侧壁。所述多个沟道层分别覆盖所述多个存储膜的相应一者的内表面，其中所述多个存储膜夹置在所述多个第一栅极层与所述多个沟道层之间。所述多个导电柱位在所述多个单元区内竖立在所述衬底上，且被所述多个沟道层覆盖，其中所述多个导电柱中的至少两个导电柱位于所述多个单元区中的每一者中，且所述至少两个导电柱在侧向上彼此隔开。
5.本发明实施例提供一种存储器器件，包括多个第一堆叠结构、多个第二堆叠结构、多个隔离结构、多个第一支柱、多个第一单元区及多个第二单元区、多个存储膜、多个沟道层以及多个导电柱。所述多个第一堆叠结构各自包括交替堆叠在衬底上的多个第一绝缘层与多个第一栅极层。所述多个第二堆叠结构各自包括交替堆叠在所述衬底上的多个第二绝缘层与多个第二栅极层，其中所述多个第一堆叠结构及所述多个第二堆叠结构沿着第一方向交替布置在所述衬底之上。所述多个隔离结构竖立在所述衬底上，其中所述多个第一堆叠结构与所述多个第二堆叠结构通过所述多个隔离结构彼此隔开，且所述多个隔离结构包
括多个奇数隔离结构及多个偶数隔离结构，所述多个奇数隔离结构与所述多个偶数隔离结构彼此隔开且沿着所述第一方向交替地布置在所述衬底之上。所述多个第一支柱竖立在所述衬底上且位于所述多个奇数隔离结构中，各自具有分别与所述多个第一堆叠结构中的一者及所述多个第二堆叠结构中的相应一者邻接的两个相对的表面。所述多个第一单元区位于所述多个奇数隔离结构中且所述多个第二单元区位于所述多个偶数隔离结构中，其中所述多个奇数隔离结构中的至少一者中的所述多个第一单元区中的至少两个第一单元区通过所述多个第一支柱中的一者及与所述多个第一支柱中的所述一者连接的所述多个奇数隔离结构中的所述至少一者的一部分彼此隔开。所述多个存储膜分别位于所述多个第一单元区及所述多个第二单元区中，且覆盖所述多个第一栅极层与所述多个第二栅极层的相对侧壁。所述多个沟道层分别覆盖所述多个存储膜的内表面。所述多个导电柱位在所述多个第一单元区及所述多个第二单元区内竖立在所述衬底上且被所述多个沟道层覆盖，其中所述多个导电柱中的至少两个导电柱位于所述多个第一单元区及所述多个第二单元区中的每一者中且在侧向上彼此隔开。
6.本发明实施例提供一种制造存储器器件的方法，包括：在衬底上形成多层堆叠，所述多层堆叠包括交替布置的多个绝缘层与多个牺牲层；在所述多层堆叠中形成多个支柱，所述多个支柱竖立在所述衬底上；在所述多层堆叠中形成多个沟槽以暴露出所述多个支柱，所述多个沟槽包括交替布置的多个奇数沟槽与多个偶数沟槽；使用多个栅极层替换所述多个牺牲层以形成多个堆叠结构，所述多个支柱中的每一者的两个相对的表面分别与所述多个堆叠结构的两个相邻的堆叠结构接触；在所述多个沟槽中形成多个隔离结构以形成多个单元区，位于所述多个奇数沟槽中的至少一者中的多个单元区中的至少两个单元区通过所述多个支柱中的相应一者及与所述多个支柱中的所述相应一者连接的所述多个隔离结构中的至少一者彼此隔开；在所述多个单元区的侧壁上形成多个栅极介电层，所述多个栅极介电层与所述多个栅极层接触；在所述多个栅极介电层上形成多个沟道层；以及在所述多个单元区中的每一者中形成介电插塞及至少两个导电柱，所述介电插塞夹置在所述至少两个导电柱之间。
附图说明
7.结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
8.图1是根据本公开一些实施例的三维存储器的方块图。
9.图2是根据本公开一些实施例的制造三维存储器器件的方法的流程图。
10.图3a至图11a是示出在如图2中所示三维存储器器件的制造方法期间处于各个阶段的结构的示意性三维视图。
11.图3b至图11b分别是沿着图3a至图11a中所示的线a
‑
a’的示意性剖视图。
12.图3c至图11c分别示出在参照图3a至图11a阐述的工艺步骤中三维存储器器件的一部分的示意性放大平面图。
13.图12a至图12d是示出图11a的三维存储器器件的一部分的示意性放大剖视图。
14.图13是根据本公开一些实施例的三维存储器器件的一部分的等效电路图。
15.图14是根据本公开其他实施例的制造三维存储器器件的方法的流程图。
16.图15a至图16a是示出在图14中所示的三维存储器器件的制造方法期间处于各个阶段的结构的示意性三维视图。
17.图15b至图16b分别是沿着图15a至图16a中所示的线a
‑
a’的示意性剖视图。
18.图15c至图16c分别示出在参照图15a至图16a阐述的工艺步骤中三维存储器器件的一部分的示意性放大平面图。
19.图17是根据本公开其他实施例的制造三维存储器器件的方法的流程图。
20.图18是根据本公开其他实施例的制造三维存储器器件的方法的流程图。
21.图19是根据本公开一些实施例的半导体结构的示意性剖视图。
22.图20a及图20b是根据本公开一些实施例的三维存储器器件的各种示意图。
23.图21a及图21b是根据本公开一些实施例的三维存储器器件的各种示意图。
24.图22a至图22c是根据本公开一些实施例的三维存储器器件的各种示意图。
25.图23是根据本公开一些实施例的三维存储器器件的一部分的示意性放大平面图。
26.图24是根据本公开一些实施例的三维存储器器件的一部分的示意性放大平面图。
27.图25是根据本公开一些实施例的三维存储器器件的一部分的示意性放大平面图。
28.图26a至图26c是根据本公开一些实施例的三维存储器器件的各种示意图。
29.图27a至图27c是根据本公开一些实施例的三维存储器器件的各种示意图。
30.[符号的说明]
[0031]
10、10a、10b、30、40、50、60、70、80：三维存储器器件
[0032]
12：行解码器
[0033]
14：列解码器
[0034]
20：半导体结构
[0035]
102：下伏结构
[0036]
104：多层堆叠
[0037]
104a：第一介电层
[0038]
104b：第二介电层
[0039]
106：支柱
[0040]
108：沟槽
[0041]
108(e)：偶数沟槽/沟槽
[0042]
108(o)：奇数沟槽/沟槽
[0043]
110：导电层
[0044]
111：胶层
[0045]
112：堆叠结构
[0046]
114、114’、214、302、402：介电层
[0047]
116、116’：半导体层
[0048]
118：导电柱
[0049]
118m：导电结构
[0050]
120、122：隔离结构
[0051]
120m、122m：介电材料
[0052]
200：半导体衬底
[0053]
202：金属氧化物半导体(mos)晶体管
[0054]
204：栅极结构
[0055]
206：栅极电极
[0056]
208：栅极介电层
[0057]
210：栅极间隔件
[0058]
212：源极/漏极区
[0059]
216：接触插塞
[0060]
218：内连线
[0061]
a
‑
a’、c
‑
c’、d
‑
d’、e
‑
e’、f
‑
f’：线
[0062]
b：虚线框
[0063]
bl、bl1、bl2：位线
[0064]
ch：沟道
[0065]
cl：列线
[0066]
cr：单元区
[0067]
cv、cv’：导通孔
[0068]
d：漏极端子
[0069]
e：偶数列
[0070]
g：栅极端子
[0071]
h：总高度
[0072]
l106：长度
[0073]
lc：cmos集成电路
[0074]
mc：存储单元
[0075]
o：奇数列
[0076]
os：偏移量
[0077]
p106、sp：间距距离
[0078]
r1、r2、r3、r4：凹槽
[0079]
rl：行线
[0080]
s：源极端子
[0081]
s1、s2、s3、s4：表面
[0082]
s5、s6：内表面
[0083]
s7、sw1、sw104、sw104a、sw104b、sw106、sw110、sw112、sw116、sw118、sw120、sw122：侧壁
[0084]
s100、s102、s104、s106、s108、s110、s112、s114、s116、s118a、s118b、s120a、s120b、s122a、s122b、s201、s202、s203、s204、s205、s206、s207、s208a、s208b、s209a、s209b、s210a、s210b、s211a、s212a：步骤
[0085]
s104t、s106t：顶表面
[0086]
sl、sl1、sl2：源极线
[0087]
t1：第一厚度
[0088]
t2：第二厚度
[0089]
w106：宽度
[0090]
wl：字线
[0091]
x、y、z：方向
具体实施方式
[0092]
以下公开提供用于实施所提供的主体的不同特征的许多不同实施例或实例。以下阐述组件、值、操作、材料、布置等的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。涵盖其他组件、值、操作、材料、布置等。举例而言，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例和/或配置之间的关系。
[0093]
此外，为易于说明，本文中可能使用例如“位于
…
之下(beneath)”、“位于
…
下方(below)”、“下部的(lower)”、“位于
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
[0094]
另外，为便于说明，本文中所使用的例如“第一”、“第二”等用语用于阐述图中所示的相似或不同的元件或特征，且可根据存在的次序或说明的上下文而互换使用。
[0095]
三维存储器(three
‑
dimensional(3d)memory)是提高非易失性存储器的储存容量的新发展。通过垂直堆叠多个存储单元，可显著增加储存容量而不会明显增加非易失性存储器的占用面积(footprint area)。
[0096]
图1是根据本公开一些实施例的三维存储器的方块图。参照图1，在一些实施例中，三维存储器包括三维存储器器件10、行解码器(row decoder)12及列解码器(column decoder)14。三维存储器器件10、行解码器12及列解码器14可各自为同一半导体管芯的部件，或者可为不同半导体管芯的部件。举例来说，三维存储器器件10可为第一半导体管芯的部件，而行解码器12及列解码器14可为第二半导体管芯的部件。
[0097]
在一些实施例中，三维存储器器件10包括多个存储单元mc、多个行线rl(例如字线(word line))及多个列线cl(例如位线(bit line)和/或源极线(source line))。存储单元mc被布置成多个行与多个列(例如，以阵列的形式，其可被称为存储阵列)。行线rl及列线cl电连接到存储单元mc。行线rl是沿着存储单元mc的行延伸的导电线。列线cl是沿着存储单元mc的列延伸的导电线。
[0098]
行解码器12可为例如静态互补金属氧化物半导体(complementary metal
‑
oxide
‑
semiconductor，cmos)解码器、伪n型金属氧化物半导体(pseudo n
‑
type metal
‑
oxide
‑
semiconductor，pseudo nmos)解码器等。在操作期间，行解码器12通过激活行的对应的行线rl在三维存储器器件10的多个行中选择期望的存储单元mc。列解码器14可为例如静态
cmos解码器、伪nmos解码器等，且可包括写入器驱动器、读出放大器、其组合等。在操作期间，列解码器14从位在所选择的行中的三维存储器器件10的多个列中为期望的存储单元mc选择对应的列线cl，且使用对应的列线cl从所选择的存储单元mc读取数据或向所选择的存储单元mc写入数据。
[0099]
图2是根据本公开一些实施例的制造三维存储器器件10的方法的流程图。应理解，可在图2所示方法的所示动作之前、期间及之后进行附加处理，以完成三维存储器器件10的形成。图3a至图11a是示出在如图2中所示三维存储器器件的制造方法期间处于各个阶段的结构的示意性三维视图。图3b至图11b分别是沿着图3a至图11a中所示的线a
‑
a’的示意性剖视图。图3c至图11c是分别示出在参照图3a至图11a阐述的工艺步骤中由虚线框b所示的三维存储器器件10的一部分的示意性放大平面图。图12a至图12d是示出图11a所示三维存储器器件10的一部分的示意性放大剖视图，所述示意性放大剖视图是分别沿着图11a中所示线c
‑
c’、d
‑
d’、e
‑
e’及f
‑
f’截取的。举例来说，示出三维存储器器件10的一部分。
[0100]
参照图3a至图3c，在一些实施例中，根据图2所示步骤s100，提供下伏结构(underlying structure)102，且在下伏结构102之上形成多层堆叠(multilyaer stack)104。举例来说，下伏结构102是半导体衬底(未示出)之上的刻蚀停止层。下伏结构102可被称为三维存储器器件10的衬底。下伏结构102可为半导体衬底(例如块状半导体、绝缘体上半导体(semiconductor
‑
on
‑
insulator，soi)衬底等)，所述半导体衬底可为经掺杂的(例如，使用p型掺杂剂或n型掺杂剂)或未经掺杂的。下伏结构102可为晶片，例如硅晶片。一般而言，soi衬底是形成在绝缘体层上的半导体材料层。绝缘体层可为掩埋氧化物(buried oxide，box)层、氧化硅层等。举例来说，绝缘体层设置在衬底(通常是硅衬底或玻璃衬底)上。还可使用其他衬底，例如多层衬底(multilayered substrate)或梯度衬底(gradient substrate)。在一些实施例中，下伏结构102的半导体材料包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、砷化镓磷化物、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或砷化镓铟磷化物；或其组合。下伏结构102可包含介电材料。举例来说，下伏结构102是介电衬底，或者包括半导体衬底上的介电层。用于介电衬底的可接受的介电材料可包括：氧化物，例如氧化硅；氮化物，例如氮化硅；碳化物，例如碳化硅；类似材料；或其组合，例如氮氧化硅、碳氧化硅、碳氮化硅等。在一些实施例中，如图3a中所示，下伏结构102由碳化硅形成。
[0101]
在一些实施例中，多层堆叠104包括交替的多个第一介电层104a与多个第二介电层104b。举例来说，第一介电层104a由第一介电材料形成，且第二介电层104b由第二介电材料形成。第一介电材料及第二介电材料可各自选自下伏结构102的候选介电材料。在一些实施例中，第一介电材料不同于第二介电材料。如图3a至图11c中所示，出于例示目的，多层堆叠104包括五层第一介电层104a及四层第二介电层104b；然而，本公开不限于此。应理解，多层堆叠104可包括任意数目的第一介电层104a及第二介电层104b。
[0102]
多层堆叠104将在图4a～图4c至图11a～图11c中绘示的后续处理中被图案化，以形成多个沟槽及在沟槽中形成的多个晶体管。如此一来，第一介电层104a及第二介电层104b二者的介电材料相对于下伏结构102的刻蚀具有高刻蚀选择性。换句话说，举例来说，下伏结构102是形成在cmos集成电路之上的刻蚀停止层，以防止对cmos集成电路内部的下伏结构下面的层带来任何不期望的损坏或刻蚀。经图案化的第一介电层104a是绝缘层，其
将用于隔离随后形成的晶体管。经图案化的第二介电层104b是牺牲层(或虚设层)，其将在后续处理中被移除，并被用于晶体管的字线替换。如此一来，第二介电层104b的第二介电材料相对于第一介电层104a的第一介电材料的刻蚀也具有高刻蚀选择性。换句话说，在移除第二介电层104b期间，第一介电层104a可保持实质上完整。在下伏结构102由碳化硅形成的实施例中，第一介电层104a可由氧化物(例如氧化硅)形成，且第二介电层104b可由氮化物(例如氮化硅)形成。也可使用彼此具有可接受的刻蚀选择性的介电材料的其他组合。
[0103]
多层堆叠104的每一层可通过可接受的沉积工艺(例如化学气相沉积(chemical vapor deposition，cvd)，诸如：等离子体增强型化学气相沉积(plasma
‑
enhanced chemical vapor deposition，pecvd)或可流动化学气相沉积(flowable chemical vapor deposition，fcvd)、原子层沉积(atomic layer deposition，ald)、或类似工艺等)形成。层中的每一者的厚度可处于约15nm至约90nm的范围内。在一些实施例中，第一介电层104a被形成为不同于第二介电层104b的厚度。举例来说，第一介电层104a可被形成为第一厚度t1，且第二介电层104b可被形成为第二厚度t2，其中第二厚度t2以约0％到约100％的比例大于或小于第一厚度t1。多层堆叠104可具有处于约1000nm至约50000nm的范围内的总高度h。在本公开中，图3c至图11c各自示意性地示出虚线框b中绘示的三维存储器器件10的一部分的放大平面图，所述一部分是处于例如一个第二介电层104b所处的水平处。
[0104]
参照图4a至图4c，在一些实施例中，根据图2所示步骤s102，在多层堆叠104中形成至少一个支柱106。举例来说，如图4a至图4c中所示，在多层堆叠104中形成多个支柱106。支柱106沿着第一介电层104a与第二介电层104b的堆叠方向(例如，方向z)独立地穿透过多层堆叠104。支柱106可到达下伏结构102。换句话说，支柱106可嵌入在多层堆叠104中，其中顶表面s106t从多层堆叠104的顶表面s104t暴露出且底表面(未标记)竖立在与下伏结构102的顶表面(未标记)上(例如，与下伏结构102的顶表面接触)。在一些实施例中，使用多层堆叠104的其余部分将支柱106彼此隔开，其中支柱106的侧壁sw106(包括表面s1至表面s4)被多层堆叠104覆盖(例如，与多层堆叠104接触)，如图4c中所示。
[0105]
支柱106可被布置呈具有沿着方向y延伸的多个列，其中支柱106的列并排布置且沿着与方向y相交的方向x彼此间隔开。方向x与方向y可彼此不同，且可与方向z不同。在一些实施例中，支柱106的列以间距距离(spacing distance)sp彼此隔开，其中间距距离sp实质上相同，且约介于500nm至50000nm的范围内。举例来说，方向x与方向y实质上彼此垂直，且实质上垂直于方向z。在一些实施例中，支柱106的列沿着相同方向(例如，方向y)彼此交替地以偏移量(offset amount)os偏移开。在一个实施例中，偏移量os实质上相同。然而，本公开不限于此；作为另外一种选择，偏移量os可彼此不同、每两列不同、每三列不同、等等。举例来说，如图4c中所示，支柱106的奇数列(标记为“o”)沿着方向y相对于支柱106的偶数列(标记为“e”)偏移开。在此种实施例中，支柱106以交错配置(staggered configuration)布置。
[0106]
支柱106中的每一者可为垂直片材(vertical sheet)(如图4b中所示，沿着方向z延伸)，所述垂直片材具有与支柱106的列的延伸方向(例如，方向y)垂直的长轴的俯视图形状。支柱106的列的延伸方向可被称为列方向。举例来说，如图4c的平面图(例如，x
‑
y平面)中所示，每一支柱106可被形成为具有实质上矩形的俯视图形状，其具有长度l106及宽度w106。在一些实施例中，长度l106在方向y上测量为约介于30nm至一个单元区(例如，图9a至
图9c中绘示的单元区cr)的长度的范围内。在一些实施例中，宽度w106在方向x上测量为实质上等于一个沟槽108(支柱106所在的位置)的宽度。在一些实施例中，每一列中的支柱106的间距距离(spacing distance)p106实质上彼此相同。间距距离p106可约介于500nm至5.0μm的范围内。
[0107]
支柱106由绝缘材料制成。在一些实施例中，支柱106的材料相对于第一介电层104a及第二介电层104b的材料具有足够的刻蚀选择性，使得支柱106可在随后的如将参照图5a至图5c阐述的用于在多层堆叠104中形成多个沟槽108的步骤期间保持实质上完整。支柱106的材料可包括碳氮化硅(sicn)或类似物等。在一些实施例中，下伏结构102的材料不同于支柱106的材料，而支柱106的材料也不同于第一介电层104a的材料及第二介电层104b的材料。在下伏结构102由碳化硅形成、第一介电层104a由氧化物(例如氧化硅)形成、且第二介电层104b由氮化物(例如氮化硅)形成的实施例中，支柱106可由碳氮化硅制成。作为另外一种选择，下伏结构102的材料与支柱106的材料相同，而支柱106的材料与第一介电层104a的材料及第二介电层104b的材料不同。另外，在一些实施例中，用于形成支柱106的方法包括：通过光刻工艺及刻蚀工艺(例如，各向异性(anisotropic)刻蚀工艺)在多层堆叠104中形成多个穿孔；以及通过沉积工艺(例如，cvd工艺)将绝缘材料填充到这些穿孔中。随后，可执行平坦化工艺以移除绝缘材料的位于多层堆叠104上方的部分，且绝缘材料的其余部分形成支柱106。举例来说，平坦化工艺可包括研磨(grinding)工艺、化学机械抛光(chemical mechanical polishing，cmp)工艺、刻蚀工艺或其组合。
[0108]
如图4a至图4c中所示，出于例示目的，在多层堆叠104中仅形成十个支柱106；然而，本公开不限于此。应理解，根据设计要求而定，支柱106的数目可为任意数目。
[0109]
参照图5a至图5c，在一些实施例中，根据图2的步骤s104，在多层堆叠104中形成多个沟槽108。举例来说，沟槽108延伸穿过多层堆叠104以暴露出下伏结构102(例如，顶表面)，且分别沿着支柱106的列中的一者延伸以暴露出支柱106(例如，表面s2及表面s4)。换句话说，支柱106被沟槽108部分暴露出，其中多层堆叠104被沟槽108切割成多个线性部分(linear portion)，且多层堆叠104的线性部分通过形成在沟槽108中的支柱106彼此连接。在替代实施例中，沟槽108延伸穿过多层堆叠104的一些层但并非所有层。
[0110]
如图5a至图5c中所示，举例来说，多层堆叠104的线性部分设置在其中形成有支柱106的每一对沟槽108之间。在一些实施例中，第一介电层104a的侧壁sw104a及第二介电层104b的侧壁sw104b被沟槽108暴露出。第一介电层104a的侧壁sw104a可与第二介电层104b的侧壁sw104b实质上共面且齐平。第一介电层104a的侧壁sw104a及第二介电层104b的侧壁可共同被称为多层堆叠104的线性部分的侧壁sw104。如图5b中所示，举例来说，支柱106的表面s1及表面s3与多层堆叠104的线性部分的侧壁sw104接触。即，支柱106的表面s1及表面s3直接支撑在多层堆叠104的线性部分的侧壁sw104上。应理解，在形成期间，沟槽108的高纵横比将发生特征(例如，多层堆叠104的线性部分)的扭曲(twisting)或塌陷(collapsing)；然而，由于支柱106的存在，避免特征(例如，多层堆叠104的线性部分)的扭曲或塌陷，例如，这些特征由支柱106支撑。由于支柱106，提高存储单元(例如，如图11a至图11c中绘示的存储单元mc)的制造的良率，从而改善了三维存储器器件10的器件性能。
[0111]
如图5b及图5c中所示，在一些实施例中，暴露出支柱106的多个奇数列的沟槽108被称为沟槽108(o)，暴露出支柱106的多个偶数列的沟槽108被称为沟槽108(e)，其中沟槽
108中所包括的沟槽108(o)与沟槽108(e)沿着方向x交替地布置。沟槽108(o)可被称为奇数沟槽，而沟槽108(e)可被称为偶数沟槽。另外，支柱106的列与沟槽108中的一者相交，且每一沟槽108可被视为被支柱106的列划分成多个区段。多层堆叠104的两个相邻的线性部分、两个相邻的支柱106及下伏结构102之间的沟槽108的每一区段可被称为凹槽r1，凹槽r1中将形成一对存储单元mc(图11a至图11c)的有源区。在一些实施例中，凹槽r1相对于单元区cr的给定面积各自具有足够的给定面积，使得在参照图9a至图9c阐述的后续步骤期间可在凹槽r1中的每一者中形成一个或多于一个单元区cr。
[0112]
沟槽108可使用可接受的光刻及刻蚀技术(例如，使用对多层堆叠104具有选择性的刻蚀工艺(例如，以比刻蚀下伏结构102及支柱106的材料快的速率刻蚀第一介电层104a及第二介电层104b的介电材料))来形成。刻蚀可为任何可接受的刻蚀工艺，例如反应性离子刻蚀(reactive ion etch，rie)、中性束刻蚀(neutral beam etch，nbe)、类似刻蚀或其组合。刻蚀可为各向异性的。即，下伏结构102及支柱106相对于多层堆叠104中的材料可具有足够的刻蚀选择性，下伏结构102及支柱106可在刻蚀工艺期间保持实质上完整。在下伏结构102由碳化硅形成、第一介电层104a由氧化硅形成、第二介电层104b由氮化硅形成且支柱106由碳氮化硅形成的实施例中，其中沟槽108可通过使用混合有氢气(h2)或氧气(o2)的氟系气体(例如，c4f6)的干式刻蚀来形成。在一些实施例中，支柱106中的每一者的宽度w106实质上等于沟槽108中的相应一者的宽度。
[0113]
参照图6a至图6c，在一些实施例中，根据图2所示步骤s106，选择性地移除第二介电层104b。举例来说，通过移除第二介电层104b，形成多个凹槽r2以暴露出第一介电层104a的先前与第二介电层104b接触的表面。在一些实施例中，形成在沟槽108中的凹槽r1与形成在多层堆叠104的线性部分中的凹槽r2在空间上彼此连通。举例来说，随着移除第二介电层104b，支柱106的表面s1及表面s3的部分被凹槽r2暴露出，如图6b至图6c中所示。
[0114]
凹槽r2可通过可接受的刻蚀工艺(例如对第二介电层104b的材料具有选择性的刻蚀工艺(例如，以比刻蚀支柱106、第一介电层104a及下伏结构102的材料快的速率选择性地刻蚀第二介电层104b的材料))形成。刻蚀可为各向同性的(isotropic)。在下伏结构102由碳化硅形成、第一介电层104a由氧化硅形成、第二介电层104b由氮化硅形成且支柱106由碳氮化硅形成的实施例中，形成在沟槽108中的凹槽r1可通过使用磷酸(h3po4)的湿式刻蚀来扩展。在替代实施例中，可使用对第二介电层104b的材料具有选择性的干式刻蚀。由于下伏结构102，第一介电层104a及支柱106在移除第二介电层104b期间可保持实质上完整，因此凹槽r2各自可具有实质上等于第二介电层104b的第二厚度t2的厚度。此外，环绕具有存储器阵列的阵列区的外围区(包括在三维存储器器件10中)具有未被移除的第二介电层104b的一些部分(例如，在图6a至图6c及图7a至图7c中阐述的替换工艺期间)。因此，在外围区中的第二介电层104b的一些部分还提供进一步的支撑，以防止阵列区中的第一介电层104a塌陷。
[0115]
参照图7a至图7c，在一些实施例中，根据图2所示步骤s108，在凹槽r2中形成多个导电层110。在一些实施例中，由导电层110替换先前存在的第二介电层104b。举例来说，第一介电层104a与导电层110交替堆叠在下伏结构102上，且共同形成多个堆叠结构112。堆叠结构112通过沟槽108在侧向上彼此间隔开并与形成在沟槽108中的支柱106接触，且直接竖立在下伏结构102上。如图7b及图7c中所示，堆叠结构112通过支柱106连接，其中凹槽r1由
两个相邻的堆叠结构112、连接到所述两个相邻的堆叠结构112的两个相邻的支柱106及下伏结构102限定。在一些实施例中，导电层110的侧壁sw110与第一介电层104a的侧壁sw104a实质上共面且齐平，如图7b中所示。导电层110的侧壁sw110与第一介电层104a的侧壁sw104a可共同被称为堆叠结构112的侧壁sw112。举例来说，堆叠结构112的侧壁sw112实质上是垂直侧壁，所述垂直侧壁实质上是平坦的(planar)且平的(flat)，如图7a及图7b中所示。换句话说，堆叠结构112的侧壁sw112是连续的垂直侧壁。举例来说，在图7b的横截面中，侧壁sw112包括实质上直的线。在一些实施例中，支柱106的表面s1及表面s3与堆叠结构112的侧壁sw112接触。即，支柱106直接支撑在堆叠结构112的侧壁sw112上。导电层110可由导电材料(例如金属，例如钨、钌、钼、钴、铝、镍、铜、银、金、其合金等)形成。导电层110可各自通过可接受的沉积工艺(例如cvd、ald等)形成。
[0116]
用于形成导电层110的方法可包括但不限于：通过沉积工艺(例如cvd工艺或ald工艺)使用导电材料填满沟槽108及第一介电层104a之间的凹槽r2(如图5a中所示)。此后，通过刻蚀工艺(例如，“回蚀”工艺)移除未被第一介电层104a覆盖的导电材料的部分。导电材料的剩余部分形成导电层110。换句话说，第一介电层104a可在此种刻蚀工艺期间用作阴影掩模(shadow mask)，且导电材料的此种图案化可被认为是自对准工艺(self
‑
aligning process)。可执行可接受的刻蚀工艺(例如干式刻蚀(例如，rie、nbe、类似刻蚀)、湿式刻蚀、类似工艺或其组合)以从第一介电层104a的侧壁sw104a、支柱106的表面s2及表面s4、及下伏结构102的顶表面移除多余的导电材料。刻蚀可为各向异性的及各向同性的。换句话说，第一介电层104a的侧壁sw104a、支柱106的表面s2及表面s4、及下伏结构102的顶表面不包括导电层110(例如，导电材料)。导电层110中的每一者可具有与第二介电层104b的第二厚度t2相似的总厚度(如上方图3a所述)。至此，完成使用导电材料替换第二介电层104b。在本公开中，导电层110可被称为栅极层。即，导电层110可用作晶体管的栅极(gate)。
[0117]
此外，尽管未示出，堆叠结构112中的一些堆叠结构112的端部部分可被成形为阶梯结构(staircase structure)，其中多层堆叠104的每一膜(一个第一介电层104a或一个第二介电层104b)的端部部分可相对于上覆的膜突出。在形成沟槽108之前，多层堆叠104的一个或多个侧被成形为阶梯结构。在这些实施例中，阶梯结构由先阶梯工艺(staircase
‑
first process)形成。第一介电层104a和/或第二介电层104b可分别在阶梯结构的台阶处暴露出。用于成形多层堆叠104以形成阶梯结构的方法可包括修整及刻蚀工艺(trim
‑
and
‑
etch process)。此外，介电层(未示出)可随后形成在具有阶梯结构的多层堆叠104上。此介电层的顶表面可与多层堆叠104的顶表面齐平。如此，随着第二介电层104b被移除并被导电层110替换，包括在堆叠结构112中的每一者中的导电层110及相应的第一介电层104a呈阶梯结构的形式。
[0118]
另外，可在第一介电层104a与导电层110之间形成一个或多个胶层(glue layer)111(或被称为阻挡层(barrier layer))。在一些实施例中，如图7b中所示，胶层111各自沿着导电层110的侧(例如，与第一介电层104a接触的顶表面及底表面以及与支柱106接触的侧壁)延伸。胶层111由与导电层110的材料不同的导电材料(例如金属氮化物)形成。举例来说，胶层111的材料包括氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等。胶层111的材料是对第一介电层104a的材料具有良好粘附性的材料，且导电层110的材料是对胶层111的材料具有良好粘附性的材料。举例来说，第一介电层104a由氧化物(例如氧化硅)形成，胶层111可由
氮化钛形成且导电层110可由钨形成。胶层111的材料也对支柱106的材料具有良好的粘附性。此外，每一胶层111的厚度可小于第一介电层104a的第一厚度t1及导电层110的厚度，其中位于一个凹槽r2中的胶层111的总厚度与对应的导电层110的厚度之和等于此种凹槽r2的厚度(例如，第二厚度t2)。由于胶层111，堆叠结构112中的每一者中的第一介电层104a与导电层110之间的粘附力得到增强。
[0119]
参照图8a至图8c，在一些实施例中，根据图2所示步骤s110，在沟槽108中形成介电材料122m。举例来说，介电材料122m被形成为填满沟槽108(包括凹槽r1)，其中支柱106的表面s2及表面s4以及堆叠结构112的侧壁sw112与介电材料122m接触。介电材料122m可由可接受的介电材料形成，所述可接受的介电材料可包括：氧化物，例如氧化硅或氧化铝；氮化物，例如氮化硅；碳化物，例如碳化硅；类似材料；或其组合，例如氮氧化硅、碳氧化硅、碳氮化硅等。介电材料122m的材料可与第一介电层104a的材料或第二介电层104b的材料相同。作为另外一种选择，介电材料122m的材料可不同于第一介电层104a的材料和/或第二介电层104b的材料。本公开不限于此。在一些实施例中，只要介电材料122m的材料不同于支柱106的材料，介电材料的材料可与下伏结构102的材料和/或第一介电层104a及第二介电层104b的材料相同或不同。
[0120]
用于形成介电材料122m的方法可包括但不限于：通过沉积工艺(例如cvd等)使用介电材料填满沟槽108(包括凹槽r1)。随后，可执行平坦化工艺以移除介电材料的位于堆叠结构112的所示顶表面上方的部分。平坦化工艺可包括研磨工艺、化学机械抛光(cmp)工艺、刻蚀工艺(例如，回蚀)或其组合。介电材料位于沟槽108内的剩余部分形成介电材料122m。如图8b中所示，举例来说，介电材料122m的所示顶表面与堆叠结构112的所示顶表面实质上共面且齐平。
[0121]
共同参照图8a至图8c及图9a至图9c，在一些实施例中，根据图2所示步骤s112，移除介电材料122m的部分以形成分别将多个单元区cr隔开的多个隔离结构122。出于例示的目的，仅两个单元区cr被示出位于一个凹槽r1中，然而本公开不限于此。应理解，根据设计要求而定，形成在凹槽r1中且夹置在沟槽108内部的两个紧邻的支柱106之间的单元区cr的数目可为任意数目。两个相邻的单元区cr可通过一个隔离结构122(参见图12c)或通过一个隔离结构122及一个与其连接的支柱106(参见图12a)彼此隔开。举例来说，位于单个凹槽r1中的两个相邻的单元区cr通过隔离结构122彼此隔开。另一方面，分别位于两个相邻的凹槽r1中的两个紧邻的单元区cr通过隔离结构122及位于隔离结构122旁边的支柱106隔开。在一些实施例中，隔离结构122被称为设置在单元区cr之间的介电插塞。
[0122]
在一些实施例中，部分移除位于形成在沟槽108中的凹槽r1中的介电材料122m以形成多个单元区cr，其中未移除的介电材料122m形成将单元区cr彼此隔开的多个隔离结构122。单元区cr可穿透过沟槽108以部分暴露出下伏结构102的顶表面、堆叠结构112的侧壁sw112及隔离结构122的侧壁sw122。在一些实施例中，在支柱106的表面s2被隔离结构122覆盖时，支柱106的表面s4被单元区cr暴露出，如图9c中所示。作为另外一种选择，支柱106的表面s2可被单元区cr暴露出，而支柱106的表面s4可被隔离结构122覆盖。然而，本公开不限于此。在另一些实施例中，支柱106的表面s2及表面s4均可被隔离结构122覆盖。在又一些实施例中，支柱106的表面s2及表面s4均可被单元区cr暴露出。
[0123]
用于形成单元区cr的方法可包括但不限于：通过使用光刻工艺及刻蚀工艺来图案
化介电材料122m，以部分移除介电材料122m。刻蚀可为任何可接受的刻蚀工艺，例如rie、nbe、类似工艺、或其组合。刻蚀可为各向异性的。
[0124]
在形成单元区cr之后，可在单元区cr中形成膜堆叠。膜堆叠各自可包括一个介电层114、一个半导体层116及一个导电结构118m，且可各自形成在单元区cr中的一者中。
[0125]
根据图2所示步骤s114，在多个单元区cr的侧壁sw1上分别形成多个介电层114。举例来说，介电层114形成在下伏结构102的被暴露出的顶表面上及堆叠结构112的被暴露出的侧壁sw112上，如图9a及图9b中所示。换句话说，介电层114可分别形成在单元区cr中的一者中。如上所述，由于隔离结构122，可防止单元区cr彼此连通。因此，可将分别形成在单元区cr中的一者中的介电层114彼此隔开。此外，如图9a及图9c中所示，介电层114可分别被形成为具有环形俯视图形状。举例来说，每一介电层114的俯视图(在图9c中绘示的x
‑
y平面上)可表现为实质上矩形的环。如图9c中所示，位于紧邻接于支柱106的一些单元区cr中的介电层114可覆盖支柱106的侧壁s4、通过支柱106连接的两个相邻的堆叠结构112的侧壁sw112以及隔离结构122的侧壁sw122。另一方面，位于不包括支柱106的其他单元区cr中的介电层114可覆盖两个相邻的堆叠结构112的侧壁sw112及连接到所述两个相邻的堆叠结构112的两个隔离结构122的侧壁sw122。在一些实施例中，在如图9b中所示的横截面中，沿着方向z，介电层114共形地覆盖堆叠结构112的侧壁sw112及下伏结构102的被单元区cr暴露出的顶表面。
[0126]
在一些实施例中，介电层114是由用于储存数字值的可接受的铁电材料(例如氧化铪锆(hzo)；氧化锆(zro)；掺杂有镧(la)、硅(si)、铝(al)等的氧化铪(hfo)；未经掺杂的氧化铪(hfo)等)形成的数据储存层(或膜)。作为另外一种选择，介电层114可为电荷捕获层(或膜)。电荷捕获层可包括氧化物
‑
氮化物
‑
氧化物(oxide
‑
nitride
‑
oxide，ono)层。在一些实施例中，用于形成介电层114的方法包括通过沉积工艺(例如，cvd、ald、物理气相沉积(physical vapor deposition，pvd)等)或外延工艺(epitaxial process)全域地(globally)形成介电层以共形地覆盖如图8a中所示的结构。随后，可通过例如抛光工艺(例如，研磨工艺和/或cmp工艺)、刻蚀工艺或其组合来移除介电层位于堆叠结构112的所示顶表面上方的部分。介电层的剩余部分形成介电层114。在一些实施例中，介电层114被单独称为存储层(或存储膜)(memory layer or memory film)。另一方面，介电层114可用作晶体管的栅极介电层(gate dielectric layer)。在本公开中，介电层114的材料不同于支柱106的材料。
[0127]
根据图2所示步骤s116，在介电层114上形成多个半导体层116。半导体层116可分别形成在介电层114的内表面s5上。与介电层114相似，半导体层116分别形成在单元区中的一者中，并确保彼此隔开。此外，半导体层116可分别具有环形俯视图形状。举例来说，每一半导体层116的俯视图可表现为实质上矩形的环。在一些实施例中，半导体层116共形地覆盖堆叠结构112的侧壁sw112，如图9b中所示。此外，在一些实施例中，半导体层116跨越堆叠结构112的侧壁sw112，但是可不在侧向上跨越下伏结构102的顶表面(如图9a及图9b中所示)。在这些实施例中，介电层114的位于下伏结构102的顶表面上的一些部分可能未被半导体层116覆盖。另外，每一半导体层116可被认为在其最底部区是不连续的，且可防止随后在每一单元区cr中形成的导电柱(例如，将参照图10a至图10c阐述稍后形成的导电柱118)通过下伏路径彼此电连接，所述下伏路径可几乎不受施加到导电层110的栅极电压的控制。在
本公开中，半导体层116可被称为晶体管的沟道层(或沟道区)(channel layer or channel region)。
[0128]
在一些实施例中，半导体层116由可接受的半导体材料形成，以用作晶体管的沟道区。在一些实施例中，可接受的半导体材料是金属氧化物材料，例如铟系氧化物材料(例如，氧化铟镓锌(igzo)、氧化铟锡(ito)、氧化铟镓锌锡(igzto))、氧化锌(zno)、多晶硅、非晶硅等。另外，在一些实施例中，用于形成半导体层116的方法包括通过沉积工艺(例如，cvd、ald或pvd)全域地形成半导体层以共形地覆盖介电层114、下伏结构102、支柱106、堆叠结构112及隔离结构122。随后，半导体层的位于堆叠结构112的顶表面上方的部分以及半导体层的位于下伏结构102上的部分可通过例如刻蚀来移除。半导体层的剩余部分形成半导体层116。刻蚀可为任何可接受的刻蚀工艺，例如rie、nbe、类似刻蚀、或其组合。刻蚀可为各向异性的。
[0129]
此后，根据图2所示步骤s118a，形成多个导电结构118m以填满单元区cr。如图9a至图9c中所示，举例来说，导电结构118m分别竖立在单元区cr中的一者中，且在侧向上被半导体层116及介电层114环绕。导电结构118m可分别连续地形成在半导体层116的内表面s6上。举例来说，半导体层116分别夹置在介电层114与导电结构118m之间。在半导体层116不在侧向上跨越下伏结构102的顶表面的那些实施例中，导电结构118m可竖立在介电层114的最底部部分上。导电结构118m由导电材料形成。可接受的导电材料包括金属，例如钨、钴、铝、镍、铜、银、金、其合金等。
[0130]
用于形成导电结构118m的方法包括通过沉积工艺(例如ald或cvd)、可接受的镀覆技术(例如电镀(electroplating)或化学镀(electroless plating))等使用导电材料填满单元区cr。随后，可执行平坦化工艺以移除导电材料的位于堆叠结构112的顶表面上方的部分，且平坦化工艺可包括研磨工艺、cmp工艺、刻蚀工艺(例如，回蚀)或其组合。导电材料的剩余部分形成导电结构118m。在一些实施例中，导电结构118m由钨制成。可在导电结构118m与半导体层116之间形成附加的胶层；与导电层110相似，胶层的使用取决于导电结构118m的导电材料。
[0131]
参照图10a至图10c，在一些实施例中，根据图2所示步骤s120a，移除导电结构118m的部分以在单元区cr内形成多个导电柱118。举例来说，单元区cr内的导电结构118m被部分移除以形成多个凹槽r3，其中单元区cr中的每一者中未移除的导电结构118m形成一对导电柱118，所述一对导电柱118被一个凹槽r3彼此隔开。凹槽r3可穿透过导电柱118以部分暴露出介电层114的最底部部分的顶表面、半导体层116的侧壁sw116及导电柱118的侧壁sw118，如图10b及图10c中所示。
[0132]
用于形成凹槽r3的方法可包括但不限于：通过使用光刻工艺及刻蚀工艺来图案化导电结构118m以部分移除导电结构118m，从而形成多对导电柱118。刻蚀可为任何可接受的刻蚀工艺，例如rie、nbe、类似刻蚀或其组合。刻蚀可为各向异性的。在本公开中，导电柱118可被称为晶体管的源极/漏极区(source/drain region)。导电柱118可为成对形成的导电柱体，其中在每一单元区cr中，每一半导体层116接触对应的一对导电柱118。至此，形成在三维存储器器件10的沟槽108中的晶体管已完成制造。每一晶体管至少包括一对导电柱118(用作源极/漏极区)、导电层110(用作栅极)、以及与导电层110相交且位于所述一对导电柱118之间的半导体层116(用作沟道区)及介电层114(用作栅极介电质)的区。在一些实施例
中，在侧向上彼此邻近地定位的晶体管通过隔离结构122和/或支柱106在实体上彼此隔开，从而防止在侧向上定位在旁边的晶体管之间的通信(例如，串扰)。即，隔离结构122各自将在侧向上相邻的单元区cr彼此电隔离及实体隔离。由于隔离结构122，大大抑制了在水平方向上定位的邻近晶体管中的串扰，从而进一步确保晶体管的电性能的可靠性。另外，由于介电层104a，抑制了在垂直方向上定位的邻近晶体管中的串扰，从而也确保晶体管的电性能的可靠性。
[0133]
参照图11a至图11c，在一些实施例中，根据图2的步骤s122a，多个隔离结构120分别形成在单元区cr中。举例来说，隔离结构120各自竖立在凹槽r3中的一者中，且各自被成对的导电柱118及被所述成对的导电柱118暴露出的半导体层116的相应一者环绕。隔离结构120连续地形成在凹槽r3的侧壁s7上，以覆盖(例如，接触)导电柱118的侧壁sw118及半导体层116的侧壁sw116，且进一步在介电层114的被凹槽r3暴露出的最底部部分的顶表面之上延伸。即，隔离结构120竖立在介电层114的最底部部分的顶表面上(例如，接触介电层114的最底部部分的顶表面)。凹槽r3的侧壁s7也可被称为隔离结构120的侧壁。
[0134]
隔离结构120可夹置在导电柱118之间以及半导体层116的两个相对的部分之间，如图11c中所示。举例来说，沿着方向x，隔离结构120夹置在半导体层116的两个相对的部分之间，如图12b及图12d中所示。举例来说，沿着方向y，隔离结构120夹置在所述成对的导电柱118之间，如图12a及图12c中所示。换句话说，每一隔离结构120设置在一个晶体管的源极/漏极区(例如，对应的一对导电柱118)之间。即，对于一个单元区/晶体管，成对的导电柱118设置在对应的隔离结构120的相对侧处。因此，每一隔离结构120将一个晶体管中的相邻导电柱118在实体上及电气上隔开。在每一单元区cr中，一个隔离结构120将所述一对导电柱118彼此电隔离及在实体上隔开。由于隔离结构120，每一单元区cr的所述一对导电柱118彼此间隔开(这防止所述一对导电柱118之间的电短路)，从而确保晶体管的电性能的可靠性。
[0135]
在一些实施例中，隔离结构120由可接受的介电材料形成。可接受的介电材料可包括：氧化物，例如氧化硅；氮化物，例如氮化硅；碳化物，例如碳化硅；类似材料；或其组合，例如氮氧化硅、碳氧化硅、碳氮化硅等。作为另外一种选择，可接受的介电材料可包括介电常数低于3.9的低介电常数(low
‑
k，lk)介电材料或介电常数低于2.6的极低介电常数(extreme low
‑
k，elk)介电材料。低介电常数介电材料的实例包括干凝胶(xerogel)、气凝胶(aerogel)、无定形氟化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、聚合物系的材料(例如，双苯并环丁烯(bis
‑
benzocyclobutene，bcb))、二氧化硅系的材料(例如，氢倍半硅氧烷(hydrogen silsesquioxane，hsq))或氟化氧化硅(fluorinated silicon oxide)(siof)和/或其组合。用于形成隔离结构120的方法可包括但不限于：通过cvd(例如pecvd或fcvd)、pvd、旋涂等形成介电材料以填满凹槽r3。随后，可通过例如抛光工艺(例如，研磨工艺和/或cmp工艺)、刻蚀工艺或其组合来移除介电材料的位于堆叠结构112的所示顶表面上方的部分。介电材料的剩余部分形成隔离结构120。
[0136]
在此种实施例中，隔离结构122的材料与隔离结构120的材料相同。然而，本公开不限于此；作为另外一种选择，隔离结构122的材料可不同于隔离结构120的材料。至此，三维存储器器件10已完成制造。如图11c的三维存储器器件10中所示，举例来说，每一堆叠结构112中的导电层110的部分及单元区cr中在侧向上相邻于导电层110的所述部分的介电层
114、半导体层116及导电柱118的最近部分构成晶体管(例如场效应晶体管(field effect transistor，fet))，所述晶体管用作三维存储器器件10中所包括的存储单元mc。在介电层114由铁电材料形成的那些实施例中，相反方向上的偶极矩(dipole moment)可储存在介电层114中。故，fet具有与偶极矩对应的不同阈值电压，因此fet可被识别为具有不同的逻辑状态。在这些实施例中，存储单元mc是铁电fet。另一方面，在介电层114是电荷捕获层的那些实施例中，电荷可储存在介电层114中，故fet可根据储存在介电层114中的电荷量而定具有不同的阈值电压。因此，fet也可被识别为具有不同的逻辑状态。在这些实施例中，存储单元mc可被称为电荷捕获闪存(charge trap flash，ctf)晶体管。
[0137]
三维存储器器件10可包括在侧向上及在垂直方向上布置成阵列形式的多个存储单元mc。举例来说，在每一堆叠结构112中沿着垂直方向(例如，方向z)堆叠的导电层110以及在这些导电层110旁边的单元区cr中的介电层114、半导体层116及所述一对导电柱118的部分形成存储单元mc堆叠。另外，多个存储单元mc堆叠可沿着沟槽108的延伸方向(例如，方向y，可被称为沟槽方向)布置，其中沟槽108沿着侧向方向(例如，方向x)并排(例如，平行地)布置。在一些实施例中，同一单元区cr中的介电层114、半导体层116及一对导电柱118由包括位于此单元区cr的相对侧处的导电层110的相邻存储单元mc堆叠共享，且这些存储单元mc的导电沟道形成在半导体层116的不同区段中。在本公开中，支柱106在形成沟槽108之前形成，避免特征(例如，多层堆叠104的线性部分)的扭曲或塌陷。由于支柱106在制造期间用作三维存储器器件的支撑柱，提高存储单元mc的良率，从而改善三维存储器器件10的器件性能。
[0138]
图13是图11a中所示的三维存储器器件10的一部分的等效电路图。
[0139]
参照图11a及图13，图11a中所示的每一堆叠结构112中的导电层110可用作字线wl，如图13中所示。字线wl沿着垂直方向(例如，方向z)布置。每一字线wl连接在侧向上相邻的列的两个存储单元mc的栅极端子g(例如，在x
‑
y平面上)。另外，在图11a中所示的单元区cr中的一者中每一对导电柱118各别地连接到沿着垂直方向(例如，方向z)堆叠的存储单元mc的源极端子s及漏极端子d，如图13中所示。如图13中所示，每一存储单元mc堆叠的栅极端子g分别连接到字线wl中的一者。另外，每一存储单元mc堆叠的源极端子s通过导电柱118中的一者连接在一起，且每一存储单元mc堆叠的漏极端子d通过导电柱118中的另一者连接在一起。换句话说，每一存储单元mc堆叠的源极端子s与漏极端子d之间的沟道ch被并联连接。因此，每一存储单元mc堆叠可被视为通过或非闪存(nor
‑
flash)配置连接，且三维存储器器件10可被称为三维或非(nor)存储器器件。
[0140]
本公开不以此为限制；作为另外一种选择，可使用图14所示制造三维存储器器件的方法来替换图2所示方法。图14是根据本公开其他实施例的制造三维存储器器件10的方法的流程图。图15a至图16a是示出在如图14中所示的三维存储器器件10的制造方法期间处于各个阶段的结构的示意性三维视图。图15b至图16b分别是沿着图15a至图16a中所示的线a
‑
a’的示意性剖视图。图15c至图16c分别是示出在参照图15a至图16a阐述的工艺步骤中由虚线框b所示的三维存储器器件10的一部分的示意性放大平面图。在一些实施例中，图14所示方法实质上与图2所示方法相似，不同之处在于：在图14所示方法中，采用步骤s118b、s120b及s122b来代替图2所示步骤s118a、s120a及s122a。
[0141]
在一些实施例中，接续在图2所示处理步骤s116(如参照图9a至图9c所述)之后，执
行图14所示步骤s118b，形成介电材料120m以填满单元区cr。如图15a至图15c中所示，举例来说，介电材料120m分别竖立在单元区cr中的一者中，且在侧向上被半导体层116及介电层114环绕。介电材料120m可分别连续地形成在半导体层116的内表面s6上。举例来说，半导体层116分别夹置在介电层114与介电材料120m之间。在半导体层116不在侧向上跨越下伏结构102的顶表面的那些实施例中，介电材料120m可竖立在介电层114的最底部部分上。介电材料120m的形成方法及材料实质上与图11a至图11c中阐述的隔离结构120的形成方法及材料相同或相似，且因此为了简单起见，此处不再重复。
[0142]
在一些实施例中，执行图14所示步骤s120b，移除介电材料120m的部分以在多个单元区cr内各自形成隔离结构120。如图16a至图16c中所示，举例来说，单元区cr内的介电材料120m被部分移除以形成多个凹槽r4，其中单元区cr中的每一者中未移除的介电材料120m形成隔离结构120，其中隔离结构120各自被相应一个单元区cr中沿着方向y的凹槽r4中的两者夹置。凹槽r4可穿透过隔离结构120，以部分暴露出介电层114的最底部部分的顶表面、半导体层116的侧壁sw116及隔离结构120的侧壁sw120，如图16b及图16c中所示。用于形成凹槽r4的方法可包括但不限于：通过使用光刻工艺及刻蚀工艺来图案化介电材料120m，以部分移除介电材料122m。刻蚀可为任何可接受的刻蚀工艺，例如rie、nbe、类似工艺或其组合。刻蚀可为各向异性的。
[0143]
在一些实施例中，执行图14所示步骤s122b，在单元区cr中形成多个导电柱118。在形成导电柱118之后，已完成制造图11a至图11c中所示的三维存储器器件10。结合图16a至图16c参照图11a至图11c，举例来说，导电柱118各自竖立在凹槽r4中的一者中，且各自被一个相应的隔离结构120及包围所述相应的隔离结构120的半导体层116中的相应一者环绕。导电柱118连续地形成在凹槽r4的侧壁上，以覆盖(例如，接触)隔离结构120的侧壁sw120及半导体层116的侧壁sw116，且进一步在介电层114的被凹槽r4暴露出的最底部部分的顶表面之上延伸。即，导电柱118竖立在介电层114的最底部部分的顶表面上(例如，接触介电层114的最底部部分的顶表面)。凹槽r4的侧壁也可被称为导电柱118的侧壁。导电柱118的形成方法及材料实质上与图9a至图9c中阐述的导电结构118m的形成方法及材料相同或相似，且因此为了简单起见，此处不再重复。在通过图2所示方法和/或图14所示方法制造三维存储器器件10的实施例中，导电柱118中的每一者的至少三个侧被半导体层116的相应一者及介电层114中的相应一者覆盖，且半导体层116中的每一者的至少三个侧被介电层114中的相应一者覆盖。
[0144]
图17是根据本公开其他实施例的制造三维存储器器件的方法的流程图。
[0145]
在一个实施例中，三维存储器器件10可通过图17所示方法制造。应理解，在图17所示方法的所示动作之前、期间及之后可进行额外的处理，以完成三维存储器器件10的形成。图17所示方法至少包括步骤s201至步骤s207及步骤s208a至步骤s212a。举例来说，图17中所示的方法从步骤s201开始，在衬底上形成多层堆叠，其中所述多层堆叠包括交替布置的多个介电层与多个牺牲层；步骤s202，在所述多层堆叠中形成多个支柱；步骤s203，在所述多层堆叠中形成多个沟槽以暴露出所述多个支柱；步骤s204，移除多个牺牲层；步骤s205，在先前被所述多个牺牲层占据的空间中形成多个栅极层；步骤s206，在所述多个沟槽的侧壁上形成多个栅极介电层；步骤s207，在所述多个栅极介电层上形成多个沟道层；步骤s208a，形成介电材料以填满所述多个沟槽；步骤s209a，移除所述介电材料、所述多个沟道
层及所述多个栅极介电层的部分，以在所述多个沟槽中形成多个第一凹槽及多个单元区；步骤s210a，在所述多个第一凹槽内形成多个第一隔离结构；步骤s211a，移除所述介电材料的部分，以在所述多个单元区中形成多个第二隔离结构及多个第二凹槽；以及步骤s212a，在所述多个第二凹槽内形成多个导电柱。然而，本公开不限于此。
[0146]
图18是根据本公开其他实施例的制造三维存储器器件的方法的流程图。
[0147]
在替代实施例中，三维存储器器件10可通过图18所示方法制造。应理解，在图18所示方法的例示动作之前、期间及之后可进行额外的处理，以完成三维存储器器件10的形成。图18所示方法至少包括步骤s201至步骤s207及步骤s208b至步骤s210b。举例来说，图18中所示的方法从步骤s201开始，在衬底上形成多层堆叠，其中所述多层堆叠包括交替布置的多个介电层与多个牺牲层；步骤s202，在所述多层堆叠中形成多个支柱；步骤s203，在所述多层堆叠中形成多个沟槽以暴露出所述多个支柱；步骤s204，移除所述多个牺牲层；步骤s205，在先前被所述多个牺牲层占据的空间中形成多个栅极层；步骤s206，在所述多个沟槽的侧壁上形成多个栅极介电层；步骤s207，在所述多个栅极介电层上形成多个沟道层；步骤s208a，形成导电材料填满所述多个沟槽；步骤s209a，移除所述导电材料、所述多个沟道层及所述多个栅极介电层的部分，以形成将多个单元区隔开的多个第一凹槽、位于所述多个单元区中的多个第二凹槽及由所述多个第二凹槽隔开的多个导电柱；以及步骤s210a，在所述多个第一凹槽内形成多个第一隔离结构，且在所述多个第二凹槽内形成多个第二隔离结构。
[0148]
在其中通过图17所示方法和/或图18所示方法制造的三维存储器器件的实施例中，导电柱118中的每一者的至少两个侧被半导体层116的相应一者及介电层114的相应一者覆盖，且半导体层116中的每一者的至少两个侧被介电层114的相应一者覆盖。
[0149]
图19是根据本公开一些实施例的半导体结构20的示意性剖视图。
[0150]
参照图11a至图11c及图19，图19中所示的半导体结构20包括参照图11a至图11c阐述的三维存储器器件10。在三维存储器器件10的下伏结构102是刻蚀停止层的那些实施例中，cmos集成电路lc可位于下伏结构102之下，且cmos集成电路lc也可被称为阵列下cmos(cmos
‑
under
‑
array，cua)。虽未示出，但是导电层110及导电柱118可被布线到cmos集成电路lc，且三维存储器器件10可由cmos集成电路lc控制。cmos集成电路lc与导电层110之间以及cmos集成电路lc与导电柱118之间的电连接的细节将在稍后结合图20a至图20b及图21a至图21b更详细地论述。在一些实施例中，参照图11a至图11c阐述的三维存储器器件10嵌入在图19中所示的半导体结构20的后段工艺(back end of line，beol)结构中，且在图19中所示的半导体结构20的前段工艺(front
‑
end
‑
of
‑
line，feol)结构上形成cmos集成电路lc。
[0151]
在一些实施例中，cmos集成电路lc被构建在半导体衬底200上。半导体衬底200可为半导体晶片或绝缘体上半导体(soi)晶片。cmos集成电路lc可包括形成在半导体衬底200的表面区上的多个有源器件。在一些实施例中，有源器件包括金属氧化物半导体(metal
‑
oxide
‑
semiconductor，mos)晶体管202。mos晶体管202可分别包括形成在半导体衬底200之上的栅极结构204。在一些实施例中，栅极结构204包括栅极电极206、栅极介电层208及栅极间隔件210。栅极介电层208可在栅极电极206与半导体衬底200之间扩展，且可或可不进一步覆盖栅极电极206的侧壁。栅极间隔件210可在侧向上环绕栅极电极206及栅极介电层208。此外，mos晶体管202还可包括多个源极/漏极区212。源极/漏极区212可形成在半导体
衬底200中，且位于栅极结构204的相对侧处。在一些实施例中，源极/漏极区212可为外延结构，且可从半导体衬底200的表面突出。应注意，尽管mos晶体管202被绘示为沿着半导体衬底200的表面形成导电沟道(未示出)的平面型mos晶体管，但是作为另外一种选择mos晶体管202可为鳍型mos晶体管(或被称为finfet)、全环绕栅极(gate
‑
all
‑
around，gaa)fet等。
[0152]
在一些实施例中，cmos集成电路lc还包括堆叠在半导体衬底200上的多个介电层214，且包括形成在介电层214堆叠中的多个接触插塞216及多个内连线218。最底部的介电层214可在侧向上环绕栅极结构204，且覆盖源极/漏极区212。为了建立与源极/漏极区212的电连接，接触插塞216中的一些接触插塞216可穿透过介电层214中的最底部介电层，而接触插塞216中的其他接触插塞216可竖立在栅极结构204上并电连接到栅极结构204的栅极电极206。内连线218可在接触插塞216上扩展，且电连接到接触插塞216。内连线218可包括多个导电迹线及多个导通孔。导电迹线分别位于介电层214中的一者上，而导通孔分别穿透过介电层214中的一者或多者并电连接到导电迹线中的一者或多者。
[0153]
在一些实施例中，三维存储器器件10设置在介电层214堆叠上。在这些实施例中，三维存储器器件10的导电层110及导电柱118可通过延伸穿过下伏结构102及介电层214中的最顶部介电层的导电路径(未示出)被布线到介电层214的堆叠中的内连线218。举例来说，导电层110(例如，具有拥有阶梯配置从堆叠结构112暴露出的端部部分的字线)可被布线到由通过内连线218的一部分内连的有源器件中的一些有源器件形成的字线驱动器，且导电柱118(例如，位线和/或源极线)可被布线到由通过内连线218的另一部分内连的有源器件中的其他有源器件形成的读出放大器。
[0154]
图20a是根据本公开一些实施例的三维存储器器件10a的示意性三维视图。图20b是三维存储器器件10a的沿着图20a中所示的源极线sl2的延伸方向的一部分的示意性剖视图。图20a及图20b中所示的三维存储器器件10a与参照图11a至图11c阐述的三维存储器器件10相似。将仅阐述三维存储器器件10a与三维存储器器件10之间的差异，相同或类似部分将不再重复。另外，在图20a中省略将参照图20b阐述的介电层302。
[0155]
参照图20a，在一些实施例中，三维存储器器件10a还包括多个位线bl及多个源极线sl。位线bl及源极线sl通过例如多个导通孔cv电连接到导电柱118。单元区cr中的每一个单元区cr中的导电柱118分别连接到位线bl中的一者及源极线sl中的一者。在一些实施例中，位线bl及源极线sl沿着与列方向(例如，方向y)相交的行方向(例如，方向x)延伸，相邻的堆叠结构112之间的单元区cr沿着所述列方向布置。在单元区cr的列相对于其他列交替偏移开的那些实施例中，单元区cr的相邻列中的导电柱118可连接到不同的位线bl及不同的源极线sl。举例来说，单元区cr的奇数列中的导电柱118可连接到位线bl1及源极线sl1，而单元区cr的偶数列中的导电柱118可连接到位线bl2及源极线sl2。因此，单元区cr的相邻列中的存储单元mc可由不同的位线bl(例如，位线bl1及位线bl2)与不同的源极线sl(例如，源极线sl1及源极线sl2)控制，因此可减少单元区cr的相邻列中的存储单元mc之间的干扰。
[0156]
如图20a及图20b中所示，在一些实施例中，位线bl及源极线sl在堆叠结构112上方延伸。位线bl、源极线sl及导通孔cv可形成在形成于堆叠结构112上的介电层302堆叠中。导通孔cv可穿透过介电层302的最底部一者(多者)，以建立从导电柱118到位于导通孔cv上方的位线bl及源极线sl的电连接。在下伏结构102是形成在cmos集成电路(例如，参照图19阐述的cmos集成电路lc)之上的刻蚀停止层的那些实施例中，位线bl及源极线sl可通过形成
在堆叠结构112旁边并穿透过下伏结构102的导电路径(未示出)进一步布线到下伏的cmos集成电路。
[0157]
图21a是根据本公开一些实施例的三维存储器器件10b的示意性三维视图。图21b是三维存储器器件10b的沿着图21a中所示源极线sl中的一者(例如，sl1)的延伸方向的一部分的示意性剖视图。图21a及图21b中所示的三维存储器器件10b与参照图20a及图20b阐述的三维存储器器件10a相似。将仅阐述三维存储器器件10b与三维存储器器件10a之间的差异，相同或类似的部分将不再重复。
[0158]
参照图21a及图21b，在一些实施例中，源极线sl在下伏结构102下方延伸，而位线bl在堆叠结构112上方延伸。在这些实施例中，如图21b中所示，源极线sl可形成在下伏结构102下方的402堆叠中(如参照图19所述的介电层214)。源极线sl可位于介电层402中的一者上。另外，可进一步形成多个导通孔cv’，以将导电柱118中的一些导电柱118电连接到下伏源极线sl。导通孔cv’可从导电柱118中的一些导电柱118的底表面延伸，并穿透过下伏的介电层114、下伏结构102及介电层402的最顶部一者(多者)到达源极线sl。
[0159]
在替代实施例中，对调源极线sl与位线bl的位置。换句话说，源极线sl可在堆叠结构112上方延伸，且可通过导通孔cv电连接到导电柱118中的一些导电柱118，如参照图20a及图20b所述。另一方面，位线bl可在堆叠结构112下方的介电层402中延伸，且可通过导通孔cv’电连接到导电柱118中的其他导电柱118。
[0160]
在本公开中，图11a、图20a及图21a中绘示的三维存储器器件10、10a及10b被形成为具有以交错布局(staggered layout)(例如在相邻沟槽108中)布置的导电柱118。在一些实施例中，在沿着方向y延伸的奇数沟槽108(o)中形成的导电柱118在方向x上实质上彼此对准，而在沿着方向y延伸的偶数沟槽108(e)中形成的导电柱118在方向x上实质上彼此对准。换句话说，在奇数沟槽108(o)中形成的导电柱118在方向x上与在偶数沟槽108(e)中形成的导电柱118偏移开(不对准)。位于奇数沟槽108(o)内部的支柱106在方向x上与位于偶数沟槽108(e)内部的支柱106偏移开(不对准)。
[0161]
然而，本公开不限于此；作为另外一种选择，三维存储器器件(例如，如图22a至图22c中绘示的30)的导电柱118以对准布局(aligned layout)(例如，以周期性的方式)布置。
[0162]
图22a是根据本公开一些实施例的三维存储器器件30的示意性三维视图，其中图22b是三维存储器器件30的沿着图22a中所示的线a
‑
a’的示意性剖视图，且图22c是示出由图22a中所示的虚线框b所示的三维存储器器件30的一部分的示意性放大平面图。图22a至图22c中所示的三维存储器器件30与参照图11a至图11c阐述的三维存储器器件10相似。将仅阐述三维存储器器件30与三维存储器器件10之间的差异，相同或类似的部分将不再重复。举例来说，如图22a及图22c中所示，形成在沿着方向y延伸的奇数沟槽108(o)中的导电柱118在方向x上与形成在沿着方向y延伸的偶数沟槽108(e)中的导电柱118实质上全部彼此对准。换句话说，形成在奇数沟槽108(o)中的导电柱118在方向x上分别与形成在偶数沟槽108(e)中的导电柱118对齐。另一方面，位于奇数沟槽108(o)内部的支柱106在方向x上实质上与位于偶数沟槽108(e)内部的支柱106对准(例如，对齐)。
[0163]
图23、图24及图25各自是示出分别根据本公开一些实施例的三维存储器器件(例如，40、50及60)的一部分的示意性放大平面图。这些三维存储器器件40、50及60与参照11a至图11c阐述的三维存储器器件10相似。将仅阐述三维存储器器件40、50及60与三维存储器
器件10之间的差异，为了简单起见，相同或类似的部分将不再重复。
[0164]
举例来说，图11a、图20a、图21a及图22a中绘示的三维存储器器件10、10a、10b及30被形成为具有各自形成为实质上矩形的俯视图形状的单元区cr及导电柱118。然而，本公开不限于此；单元区cr各自可被形成为实质上椭圆形(elliptical)或卵形(oval)的俯视图形状，而导电柱118各自可被形成为实质上圆形(circular)的俯视图形状，如图23中绘示的三维存储器器件40中所示。作为另外一种选择，图23中绘示的单元区cr可被形成为实质上圆形的俯视图形状，和/或图23中绘示的单元区cr和/或导电柱118可被形成为实质上椭圆形或卵形的俯视图形状。应理解，根据设计要求而定，单元区cr及导电柱118可具有相同的俯视图或不同的俯视图(例如，从实质上圆形、椭圆形或卵形的俯视图形状中选择)。在其他实施例中，导电柱118各自可被形成为实质上椭圆形的俯视图形状，而单元区cr各自被形成为实质上矩形的俯视图形状，如图24中绘示的三维存储器器件50中所示。作为另外一种选择，图24中绘示的导电柱118可被形成为实质上圆形或卵形的俯视图形状。在另一些实施例中，导电柱118各自可被形成为实质上截头的椭圆形(truncated
‑
elliptical)俯视图形状，而单元区cr各自被形成为实质上矩形的俯视图形状，如图25中绘示的三维存储器器件60中所示。作为另外一种选择，图25中绘示的导电柱118可被形成为实质上截头的卵形(truncated
‑
oval)或截头的圆形(truncated
‑
circular)的俯视图形状。
[0165]
在三维存储器器件40、50及60中，隔离结构120、122用作电隔离特征，用于防止在单个单元区cr内部和/或邻近单元区cr中在导体(例如，一个单元区内的相邻导电柱118及位于相邻堆叠结构112中的导电层110)之间不期望的串扰，从而改善三维存储器器件40、50及60的器件性能。
[0166]
如图23至图25的平面图(例如，x
‑
y平面)中所示，举例来说，在一个单元区cr中的成对的导电柱118之间的距离沿着与沟槽108的延伸方向垂直的方向从沟槽108的中心到沟槽108的边缘增加。利用此种配置，一个单元区cr中的fet的沟道长度与单元区cr的面积保持相同，同时导电柱118的总面积增加，从而在使存储器密度保持不变的同时降低导电柱118(例如，源极/漏极区)中的接触电阻。另一方面，在图24及图25中所示的实施例中，在单元区cr中形成介电层114’，以覆盖对应堆叠结构112的侧壁sw112，而不在紧邻的隔离结构122的侧壁sw122和/或支柱106的表面(例如表面s2或表面s4)之上延伸；从而不仅增大导电柱118的总面积，而且降低存储单元mc的阻抗。作为另外一种选择，如图25中所示，半导体层116’也可形成在单元区cr中，以覆盖位于对应堆叠结构112的侧壁sw112上的介电层114’，且不在紧邻的隔离结构122的侧壁sw122和/或支柱106的表面(例如表面s2或表面s4)之上延伸，从而进一步增大导电柱118的总面积并降低存储单元mc的阻抗。介电层114’的材料可与图9a至图9c中阐述的介电层114的材料相同或相似，半导体层116’的材料可与图9a至图9c中阐述的半导体层116的材料相同或相似，且因此为简洁起见省略。
[0167]
用于形成介电层114’的方法可包括但不限于：仅在对应堆叠结构112的侧壁sw112及下伏结构102的由单元区cr暴露出的顶表面上选择性地沉积介电材料，以形成介电层114’。作为另外一种选择，介电材料可全域地形成在单元区cr的侧壁及底表面上，且通过图案化从紧邻的隔离结构122的侧壁sw122和/或支柱106的表面(例如表面s2或表面s4)移除介电材料以形成介电层114’。用于形成半导体层116’的方法可包括但不限于：仅在对应的介电层114’的侧壁上选择性地沉积半导体材料以形成半导体层116’。作为另外一种选择，
半导体材料可全域地形成在设置有介电层114’的单元区cr之上，且通过图案化从紧邻的隔离结构122的侧壁sw122和/或支柱106的表面(例如表面s2或表面s4)移除半导体材料以形成半导体层116’。图案化可包括光刻工艺及刻蚀工艺。
[0168]
另外，三维存储器器件30也可以采用三维存储器器件40、50、60中的单元区cr的俯视图布局。本公开不限于此。
[0169]
在一些实施例中，分别在图11a、图20a、图21a、图22a及图23至图25中绘示的三维存储器器件10至60被形成为具有形成在沟槽108中的所有沟槽108中的支柱106(如参照图5a至图5c所述)。然而，本公开不限于此。其中不存在支柱106的一个沟槽108可夹置在各自具有多个支柱106的两个沟槽108之间；或者相反。
[0170]
图26a是根据本公开一些实施例的三维存储器器件70的示意性三维视图，其中图26b是三维存储器器件70的沿着图26a中所示线a
‑
a’的示意性剖视图，且图26c是示出由图26a中所示的虚线框b所示的三维存储器器件70的一部分的示意性放大平面图。图26a至图26c中所示的三维存储器器件70与参照图11a至图11c阐述的三维存储器器件10相似。将仅阐述三维存储器器件70与三维存储器器件10之间的差异，为了简单起见，相同或类似的部分将不再重复。参照图26a至图26c，在一些实施例中，多个支柱106仅形成在奇数沟槽108(o)中。即，支柱106以交替方式形成在沟槽108中。另一方面，偶数沟槽108(e)不包括支柱106。如图26c中所示，位于不同奇数沟槽108(o)中的导电柱118分别在方向x上实质上彼此对准。即，位于不同奇数沟槽108(o)中的支柱106在方向x上实质上彼此对准。
[0171]
图27a是根据本公开一些实施例的三维存储器器件80的示意性三维视图，其中图27b是三维存储器器件80的沿着图27a中所示线a
‑
a’的示意性剖视图，且图27c是示出由图27a中所示的虚线框b所示的三维存储器器件80的一部分的示意性放大平面图。图27a至图27c中所示的三维存储器器件80与参照图26a至图26c阐述的三维存储器器件70相似。将仅阐述三维存储器器件80与三维存储器器件70之间的差异，为了简单起见，相同或类似的部分将不再重复。参照图27a至图27c，在一些实施例中，在不同的奇数沟槽108中形成的支柱106分别在方向x上彼此偏移开(例如，不对准)。即，位于不同的奇数沟槽108(o)中的支柱106在方向x上彼此偏移开(例如，不对准)。
[0172]
在本公开中，支柱106在形成沟槽108之前形成，避免特征(例如，多层堆叠104的线性部分)的扭曲或塌陷。由于支柱106在制造期间用作三维存储器器件的支撑柱，提高存储单元mc的良率，从而改善三维存储器器件70及80的器件性能。另外，三维存储器器件70及80还可采用三维存储器器件30中的单元区cr的布置和/或三维存储器器件40至60中的单元区cr的俯视图布局。本公开不限于此。
[0173]
另外，多个支柱106可仅形成在每两个沟槽108中、每三个沟槽108中、等等；本公开不限于此。此外，不同沟槽中的支柱106可在方向x上相对于彼此偏移开、相对于每两个沟槽偏移开、相对于每三个沟槽偏移开，等等。
[0174]
根据一些实施例，一种存储器器件包括衬底、第一堆叠结构、第二堆叠结构、多个支柱、至少一个隔离结构、多个存储膜、多个沟道层及多个导电柱。所述第一堆叠结构包括多个第一栅极层且位于所述衬底上。所述第二堆叠结构包括多个第二栅极层且位于所述衬底上，其中所述第二堆叠结构通过沟槽而与所述第一堆叠结构隔开。所述多个支柱竖立在所述衬底上且位于所述沟槽中，其中所述多个支柱各自具有分别与所述第一堆叠结构及所
述第二堆叠结构接触的两个相对的表面。所述至少一个隔离结构竖立在所述衬底上且位于所述沟槽中，其中多个单元区位于所述沟槽中，且所述多个单元区中的至少两个单元区通过所述多个支柱中的相应的一个支柱及与其连接的所述至少一个隔离结构彼此隔开。所述多个存储膜分别位于所述多个单元区中，且所述多个存储膜各自覆盖所述多个单元区中的相应一者的侧壁。所述多个沟道层分别覆盖所述多个存储膜的相应一者的内表面，其中所述多个存储膜夹置在所述多个第一栅极层与所述多个沟道层之间。所述多个导电柱在所述多个单元区内竖立在所述衬底上，且被所述多个沟道层覆盖，其中所述多个导电柱中的至少两个导电柱位于所述多个单元区中的每一者中，且所述至少两个导电柱在侧向上彼此隔开。
[0175]
根据一些实施例，在所述的存储器器件中，其中所述多个支柱的宽度实质上等于所述沟槽的宽度。根据一些实施例，在所述的存储器器件中，其中所述多个支柱的材料与所述至少一个隔离结构的材料不同，且所述多个支柱的材料包括碳氮化硅。根据一些实施例，在所述的存储器器件中，其中所述多个导电柱中的至少一者的三个侧被所述多个沟道层的相应一者中的至少一者覆盖。根据一些实施例，在所述的存储器器件中，其中所述第一堆叠结构还包括多个第一绝缘层，所述多个第一绝缘层与所述多个第一栅极层交替布置在所述第一堆叠结构中；且所述第二堆叠结构还包括多个第二绝缘层，所述多个第二绝缘层与所述多个第二栅极层交替布置在所述第二堆叠结构中，其中所述多个支柱的材料与所述多个第一绝缘层的材料及所述多个第二绝缘层的材料不同。根据一些实施例，在所述的存储器器件中，其中所述多个第一栅极层的与所述多个支柱接触的侧壁与所述多个第一绝缘层的与所述多个支柱接触的侧壁实质上共面，且所述多个第二栅极层的与所述多个支柱接触的侧壁与所述多个第二绝缘层的与所述多个支柱接触的侧壁实质上共面。根据一些实施例，在所述的存储器器件中，其中在所述衬底上沿着所述多个支柱与所述衬底的堆叠方向的垂直投影中，所述多个支柱中的一者的第一边缘与所述第一堆叠结构的边缘齐平，且所述多个支柱中的所述一者的第二边缘与所述第二堆叠结构的边缘齐平，其中在与所述沟槽的延伸方向垂直的方向上，所述第一边缘与所述第二边缘相对，且所述第一堆叠结构的所述边缘与所述第二堆叠结构的所述边缘相对，其中所述第一堆叠结构的所述边缘包括所述多个第一栅极层的与所述多个支柱接触的所述侧壁及所述多个第一绝缘层的与所述多个支柱接触的所述侧壁，且所述第二堆叠结构的所述边缘包括所述多个第二栅极层的与所述多个支柱接触的所述侧壁及所述多个第二绝缘层的与所述多个支柱接触的所述侧壁。根据一些实施例，所述的存储器器件还包括：多个介电插塞，分别位于所述多个单元区中的一者中，其中所述多个介电插塞各自在侧向上将所述多个单元区中的每一者中的所述多个导电柱中的所述至少两个导电柱隔开。
[0176]
根据一些实施例，一种存储器器件包括衬底、多个第一堆叠结构、多个第二堆叠结构、多个第一支柱、多个隔离结构、多个第一单元区、多个第二单元区、多个存储膜、多个沟道层及多个导电柱。所述多个第一堆叠结构各自包括交替堆叠在所述衬底上的多个第一绝缘层与多个第一栅极层。所述多个第二堆叠结构各自包括交替堆叠在所述衬底上的多个第二绝缘层与多个第二栅极层，其中所述多个第一堆叠结构及所述多个第二堆叠结构沿着第一方向交替布置在所述衬底之上。所述多个隔离结构竖立在所述衬底上，其中所述多个第一堆叠结构与所述多个第二堆叠结构通过所述多个隔离结构彼此隔开，且所述多个隔离结
构包括多个奇数隔离结构及多个偶数隔离结构，所述多个奇数隔离结构与所述多个偶数隔离结构彼此隔开且沿着所述第一方向交替地布置在所述衬底之上。所述多个第一支柱竖立在所述衬底上且位于所述多个奇数隔离结构中，其中所述多个第一支柱各自具有分别与所述多个第一堆叠结构中的一者及所述多个第二堆叠结构中的相应一者邻接的两个相对的表面。所述多个第一单元区位于所述多个奇数隔离结构中，且所述多个第二单元区位于所述多个偶数隔离结构中，其中所述多个奇数隔离结构中的至少一者中的所述多个第一单元区中的至少两个第一单元区通过所述多个第一支柱中的一者及与其连接的所述多个奇数隔离结构中的所述至少一者的一部分彼此隔开。所述多个存储膜分别位于所述多个第一单元区及所述多个第二单元区中，且覆盖所述多个第一栅极层与所述多个第二栅极层的相对侧壁。所述多个沟道层分别覆盖所述多个存储膜的内表面。所述多个导电柱在所述多个第一单元区及所述多个第二单元区内竖立在所述衬底上且被所述多个沟道层覆盖，其中所述多个导电柱中的至少两个导电柱位于所述多个第一单元区及所述多个第二单元区中的每一者中，且所述多个导电柱中的所述至少两个导电柱在侧向上彼此隔开。
[0177]
根据一些实施例，在所述的存储器器件中，其中所述多个第一支柱的材料与所述多个隔离结构、所述多个第一绝缘层及所述多个第二绝缘层中的每一者的材料不同。根据一些实施例，在所述的存储器器件中，其中所述多个偶数隔离结构中的至少一者中的每两个相邻的第二单元区通过所述多个偶数隔离结构中的所述至少一者的一部分彼此隔开。根据一些实施例，所述的存储器器件还包括：多个第二支柱，竖立在所述衬底上且位于所述多个偶数隔离结构中，各自具有分别与所述多个第一堆叠结构中的一者及所述多个第二堆叠结构中的相应一者邻接的两个相对的表面，其中所述多个偶数隔离结构中的至少一者中的所述多个第二单元区中的至少两个第二单元区通过所述多个第二支柱中的一者及与所述多个第二支柱中的所述一者连接的所述多个偶数隔离结构中的所述至少一者的一部分彼此隔开，其中所述多个第二支柱的材料与所述多个隔离结构、所述多个第一绝缘层及所述多个第二绝缘层中的每一者的材料不同。根据一些实施例，在所述的存储器器件中，其中在所述存储器器件的沿着与所述衬底和所述多个第一堆叠结构的堆叠方向实质上垂直的第二方向的俯视图中，所述多个存储膜各自包括实质上环形的俯视图形状，其中所述第二方向实质上垂直于所述第一方向。根据一些实施例，在所述的存储器器件中，其中在所述存储器器件的沿着与所述衬底和所述多个第一堆叠结构的堆叠方向实质上垂直的第二方向的俯视图中，所述多个沟道层各自包括实质上环形的俯视图形状，其中所述第二方向实质上垂直于所述第一方向。根据一些实施例，在所述的存储器器件中，其中在所述存储器器件的沿着与所述衬底和所述多个第一堆叠结构的堆叠方向实质上垂直的第二方向的俯视图中，所述多个导电柱各自包括实质上矩形的形状、实质上圆形或椭圆形的形状、或实质上截头的圆形或实质上截头的椭圆形的形状的俯视图，其中所述第二方向实质上垂直于所述第一方向。
[0178]
根据一些实施例，一种制造存储器器件的方法包括以下步骤：在衬底上形成多层堆叠，所述多层堆叠包括交替布置的多个绝缘层与多个牺牲层；在所述多层堆叠中形成多个支柱，所述多个支柱竖立在所述衬底上；在所述多层堆叠中形成多个沟槽以暴露出所述多个支柱，所述多个沟槽包括交替布置的多个奇数沟槽与多个偶数沟槽；使用多个栅极层替换所述多个牺牲层以形成多个堆叠结构，所述多个支柱中的每一者的两个相对的表面分
别与所述多个堆叠结构中的两个相邻的堆叠结构接触；在所述多个沟槽中形成多个隔离结构以形成多个单元区，位于所述多个奇数沟槽中的至少一者中的多个单元区中的至少两个单元区通过所述多个支柱中的相应一者及与其连接的所述多个隔离结构中的至少一者彼此隔开；在所述多个单元区的侧壁上形成多个栅极介电层，所述多个栅极介电层与所述多个栅极层接触；在所述多个栅极介电层上形成多个沟道层；以及在所述多个单元区中的每一者中形成介电插塞及至少两个导电柱，所述介电插塞夹置在所述至少两个导电柱之间。
[0179]
根据一些实施例，在所述的制造存储器器件的方法中，其中形成所述多个隔离结构包括：使用第一介电材料填满所述多个沟槽中的每一者中的多个间隙；以及移除所述第一介电材料的多个部分以形成所述多个隔离结构。根据一些实施例，在所述的制造存储器器件的方法中，其中在形成所述多个沟槽、使用所述多个栅极层替换所述多个牺牲层、形成所述多个隔离结构、形成所述多个栅极介电层及形成所述多个介电插塞期间，所述多个支柱保持实质上完整。根据一些实施例，在所述的制造存储器器件的方法中，其中在所述多个单元区中的每一者中形成所述介电插塞及所述至少两个导电柱包括：执行第一工艺，包括：使用导电材料填满所述多个单元区；移除所述导电材料的多个部分，以在所述多个单元区中的每一者中形成所述至少两个导电柱，所述多个单元区中的每一者中的所述至少两个导电柱通过第一凹槽彼此隔开；以及使用第二介电材料填满所述第一凹槽，以在所述多个单元区中的每一者中形成所述介电插塞，或者执行第二工艺，包括：使用第二介电材料填满所述多个单元区；移除所述第二介电材料的多个部分以在所述多个单元区中的每一者中形成所述介电插塞，所述多个单元区中的每一者中的所述介电插塞夹置在至少两个第二凹槽之间；以及使用导电材料填满所述至少两个第二凹槽，以在所述多个单元区中的每一者中形成所述至少两个导电柱。根据一些实施例，在所述的制造存储器器件的方法中，其中在所述多个单元区的所述侧壁上形成所述多个栅极介电层包括：在所述多个单元区上共形地形成所述多个栅极介电层，以分别覆盖所述多个单元区中的每一者的所有侧壁及底表面；或者在所述多个单元区上选择性地形成所述多个栅极介电层，以分别覆盖所述多个单元区中的每一者的与所述多个堆叠结构邻接的侧壁。
[0180]
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。