关于垂直3D存储器的三节点存取装置形成的栅极电介质修复的制作方法

关于垂直3d存储器的三节点存取装置形成的栅极电介质修复
技术领域
1.本公开大体上涉及存储器装置，且更特定来说，涉及关于垂直三维(3d)存储器的三节点存取装置形成的栅极电介质修复。


背景技术：

2.存储器通常实施于例如计算机、手机、手持式装置等的电子系统中。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器需要电力来维持其数据，且可包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)及同步动态随机存取存储器(sdram)。非易失性存储器可通过在不供电时保存所存储的数据来提供永久数据，且可包含nand快闪存储器、nor快闪存储器、非易失性只读存储器(nrom)、相变存储器(例如相变随机存取存储器)、电阻存储器(例如电阻随机存取存储器)、交叉点存储器、铁电随机存取存储器(feram)或类似物。
3.随着设计规则收紧，更少半导体空间可用于制造存储器，包含dram阵列。dram的相应存储器单元可包含具有通过沟道区分离的第一及第二源极/漏极区的存取装置，例如晶体管。栅极可与沟道区对置且通过栅极电介质与其分离。例如字线的存取线经电连接到dram单元的栅极。dram单元可包含通过存取装置耦合到数字线的存储节点，例如电容器单元。存取装置可通过耦合到存取晶体管的存取线激活(例如，以选择单元)。电容器可存储对应于相应单元的数据值(例如逻辑“1”或“0”)的电荷。


技术实现要素：

4.根据本公开的实施例，提供一种用于形成具有水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的方法，且所述方法包括以下步骤：沉积电介质材料(430-1、
…
、430-n；530-1、
…
、530-n；630-1、
…
、630-n；730-1、
…
、730-n；830-1、
…
、830-n；930-1、
…
、930-n；1030-1、1030-2；1130-1、1130-2；1230-1、1230-2；1330-1、1330-2；1430-1、1430-2；1530-1、1530-2；1630-1、1630-2；1730-1、1730-2)及牺牲材料(432-1、
…
、432-n；532-1、
…
、532-n；632-1、
…
、632-n；732-1、
…
、732-n)的交替层以形成垂直堆叠；形成多个第一垂直开口(500)，其具有第一水平方向(109、209、309、509、609、709、809、909、1009、1109、1209、1309、1409、1509、1609)及第二水平方向(105、205、305、505、605、705、805、905、1005、1105、1205、1305、1405、1505、1605、1705)，穿过所述垂直堆叠到衬底，且主要在所述第二水平方向上延伸以在所述垂直堆叠中形成具有侧壁(514)的伸长垂直立柱(513、542-1、542-2、542-3)；在所述多个第一垂直开口中保形地沉积栅极电介质(304、538、638、738、838、938、1038、1138、1238、1338、1438、1538、1638)；在所述栅极电介质上形成导电材料(540-1、540-2、540-3、540-4)；移除所述导电材料的部分以沿着所述伸长垂直立柱的所述侧壁形成多个分离、垂直存取线(640-1、
…
、640-n、640-(n+1)、
…
、640-(z-1)、640-z；740-1、
…
、740-n、740-(n+1)、
…
、740-(z-1)、740-z；840-1、
…
、840-n、840-(n+1)、
…
、840-(z-1)、840-z；940-1、
…
、940-n、940-(n+1)、
…
、940-(z-1)、940-z；1040-2、1040-3；1140-2、
1140-3；1240-2、1240-3；1340-2、1340-3；1440-2、1440-3；1540-2、1540-3；1640-2、1640-3；1740-3)；修复暴露于所述导电材料移除处的所述栅极电介质的第一侧(645)；形成第二垂直开口(871-1、871-2；971-1、971-2；1071-1；1171-1；1271-1；1371-1；1471-1、1571-1；1671-1)，其穿过所述垂直堆叠且主要在所述第一水平方向上延伸以暴露邻近所述牺牲材料的第一区(742；842；942；1042、1142；1242；1342；1424；1542；1642；1742)的侧壁；选择性移除与所述第二垂直开口相距第一水平距离的所述第一区中的所述牺牲材料以形成第一水平开口(833-1、
…
、833-n)；及在所述第一水平开口中沉积第一源极/漏极区(998-1a)、沟道区(998-1b、
…
、998-nb)及第二源极/漏极区(998-1c)。
5.根据本公开的实施例，提供一种用于形成具有水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的方法，且所述方法包括以下步骤：沉积电介质材料(430-1、
…
、430-n；530-1、
…
、530-n；630-1、
…
、630-n；730-1、
…
、730-n；830-1、
…
、830-n；930-1、
…
、930-n；1030-1、1030-2；1130-1、1130-2；1230-1、1230-2；1330-1、1330-2；1430-1、1430-2；1530-1、1530-2；1630-1、1630-2；1730-1、1730-2)及牺牲材料(432-1、
…
、432-n；532-1、
…
、532-n；632-1、
…
、632-n；732-1、
…
、732-n)的交替层以形成垂直堆叠；形成多个第一垂直开口(500)，其具有第一水平方向(109、209、309、509、609、709、809、909、1009、1109、1209、1309、1409、1509、1609)及第二水平方向(105、205、305、505、605、705、805、905、1005、1105、1205、1305、1405、1505、1605、1705)，穿过所述垂直堆叠，且主要在所述第二水平方向上延伸以在所述垂直堆叠中形成具有侧壁(514)的伸长垂直立柱(513、542-1、542-2、542-3)；在所述多个第一垂直开口中保形地沉积栅极电介质(304、538、638、738、838、938、1038、1138、1238、1338、1438、1538、1638)；在所述栅极电介质上形成导电材料(540-1、540-2、540-3、540-4)；移除所述导电材料的部分以形成多个分离、垂直存取线(640-1、
…
、640-n、640-(n+1)、
…
、640-(z-1)、640-z；740-1、
…
、740-n、740-(n+1)、
…
、740-(z-1)、740-z；840-1、
…
、840-n、840-(n+1)、
…
、840-(z-1)、840-z；940-1、
…
、940-n、940-(n+1)、
…
、940-(z-1)、940-z；1040-2、1040-3；1140-2、1140-3；1240-2、1240-3；1340-2、1340-3；1440-2、1440-3；1540-2、1540-3；1640-2、1640-3；1740-3)；修复暴露于所述导电材料移除处的所述栅极电介质的第一侧(645)；形成第二垂直开口(871-1、871-2；971-1、971-2；1071-1；1171-1；1271-1；1371-1；1471-1、1571-1；1671-1)，其穿过所述垂直堆叠且主要在所述第一水平方向上延伸以暴露邻近所述牺牲材料的第一区(742；842；942；1042、1142；1242；1342；1424；1542；1642；1742)的侧壁；选择性移除与所述第二垂直开口相距第一水平距离的所述第一区中的所述牺牲材料以形成第一水平开口(833-1、
…
、833-n)；修复暴露于所述牺牲材料在所述第一区中的移除处的所述栅极电介质的第二侧(846)；及在所述第一水平开口中循序沉积第一源极/漏极区(998-1a)、沟道区(998-1b、
…
、998-nb)及第二源极/漏极区(998-1c)以形成水平定向的三节点存取装置(938-1、
…
、938-n；1038；1138；1238；1338；1438；1538；1638)。
6.根据本公开的实施例，提供一种用于形成具有水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的方法，且所述方法包括以下步骤：沉积电介质材料(430-1、
…
、430-n；530-1、
…
、530-n；630-1、
…
、630-n；730-1、
…
、730-n；830-1、
…
、830-n；930-1、
…
、930-n；1030-1、1030-2；1130-1、1130-2；1230-1、1230-2；1330-1、1330-2；1430-1、1430-2；1530-1、1530-2；1630-1、1630-2；1730-1、1730-2)及牺牲材料(432-1、
…
、432-n；
532-1、
…
、532-n；632-1、
…
、632-n；732-1、
…
、732-n)的交替层以形成垂直堆叠；形成多个第一垂直开口(500)，其具有第一水平方向(109、209、309、509、609、709、809、909、1009、1109、1209、1309、1409、1509、1609)及第二水平方向(105、205、305、505、605、705、805、905、1005、1105、1205、1305、1405、1505、1605、1705)，穿过所述垂直堆叠到衬底，且主要在所述第二水平方向上延伸以在所述垂直堆叠中形成具有侧壁(514)的伸长垂直立柱(513、542-1、542-2、542-3)；在所述多个第一垂直开口中保形地沉积栅极电介质材料(304、538、638、738、838、938、1038、1138、1238、1338、1438、1538、1638)；在所述栅极电介质上形成导电材料(540-1、540-2、540-3、540-4)；移除所述导电材料的部分以沿着所述伸长垂直立柱的所述侧壁形成多个分离、垂直存取线(640-1、
…
、640-n、640-(n+1)、
…
、640-(z-1)、640-z；740-1、
…
、740-n、740-(n+1)、
…
、740-(z-1)、740-z；840-1、
…
、840-n、840-(n+1)、
…
、840-(z-1)、840-z；940-1、
…
、940-n、940-(n+1)、
…
、940-(z-1)、940-z；1040-2、1040-3；1140-2、1140-3；1240-2、1240-3；1340-2、1340-3；1440-2、1440-3；1540-2、1540-3；1640-2、1640-3；1740-3)；修复暴露于所述导电材料移除处的所述栅极电介质材料的第一侧(645)；形成第二垂直开口(871-1、871-2；971-1、971-2；1071-1；1171-1；1271-1；1371-1；1471-1、1571-1；1671-1)，其穿过所述垂直堆叠且主要在所述第一水平方向上延伸以暴露邻近所述牺牲材料的第一区(742；842；942；1042、1142；1242；1342；1424；1542；1642；1742)的侧壁；选择性移除与所述第二垂直开口相距第一水平距离的所述第一区中的所述牺牲材料以形成到所述垂直堆叠的第二区(744；844；944；1044、1144；1244；1344；1444；1544；1644；1744)中的第一电极(761；861；961；1061；1161；1261；1361；1461；1561、1661；1761)的第一水平开口(833-1、
…
、833-n)；修复暴露于所述牺牲材料在所述第一区中的移除处的所述栅极电介质的第二侧(846)；修复所述第二区中的所述第一电极的表面；及在所述第一水平开口中沉积第一源极/漏极区(998-1a)、沟道区(998-1b、
…
、998-nb)及第二源极/漏极区(998-1c)。
附图说明
7.图1是根据本公开的数个实施例的垂直三维(3d)存储器的示意图。
8.图2是说明根据本公开的数个实施例的垂直三维(3d)存储器阵列中的三节点存取装置的一部分的透视图。
9.图3是说明根据本公开的数个实施例的垂直三维(3d)存储器单元中的三节点存取装置的一部分的透视图。
10.图4说明根据本公开的数个实施例的用于在半导体制造工艺的一个阶段中形成垂直堆叠的存储器单元阵列以形成三节点存取装置的实例方法。
11.图5a到5b说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有三节点水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的实例方法。
12.图6a到6e说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有三节点水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的实例方法。
13.图7a到7e说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有三节点水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列
的实例方法。
14.图8a到8e说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有三节点水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的实例方法。
15.图9a到9e说明根据本公开的数个实施例的在半导体制造工艺的另一阶段中用于形成具有三节点水平定向的存取装置及垂直定向的存取线的垂直堆叠的存储器单元阵列的实例方法。
16.图10a到10d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在耦合到水平定向的存储节点的三节点水平定向的存取装置中进行源极/漏极集成的实例方法。
17.图11a到11d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。
18.图12a到12d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。
19.图13a到13d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。
20.图14a到14d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。
21.图15a到15d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。
22.图16a到16d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。
23.图17说明根据本文中描述的数种制造技术的耦合到水平定向的存储节点且耦合到垂直定向的存取线及水平定向的数字线的三节点水平定向的存取装置的实例。
24.图18是根据本公开的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。
具体实施方式
25.本公开的实施例描述具有栅极电介质修复的垂直三维(3d)存储器的三节点存取装置。三节点水平存取装置没有形成主体区接触件。如本文中使用，三节点希望是指包括以下的存取装置：通过沟道区分离的(1)第一源极/漏极区及(2)第二源极/漏极区及(3)与沟道区对置的一或多个栅极。在三节点存取装置中，从存取装置的主体接触线到主体区及/或沟道没有控制存取装置的主体区或沟道的直接电接触件。因此，由于不必形成此主体接触，所以半导体制造工艺开销减少。
26.三节点水平存取装置与垂直存取线集成且与水平数字线集成。根据实施例，三节点水平存取装置可经形成有栅极电介质修复以改进栅极电介质质量及水平三节点存取装置性能。此外，替换沟道可提供具有更少少数载子(例如，可在没有少数载子的情况下操作)从而无需控制到存取装置的主体区的主体电势的沟道区。第一源极/漏极区及第二源极/漏极区可使用方法及材料构造形成，使得与其它节点及替换沟道材料的接触最小化注入势
垒、减小接触电阻及可增加例如薄膜晶体管(tft)的存取装置的输出驱动。还可避免源极/漏极区形成工艺中的掺杂剂及硅化物层形成。可提供工艺来修复及/或改进栅极电介质形成。修复及/或经改进栅极电介质形成可执行于垂直三维(3d)存储器的三节点存取装置形成的当前工艺流程中。本文中描述的结构及工艺的优点可包含用于存取装置的比硅基(si基)存取装置低的关断电流(ioff)及/或用于存取装置的减小栅极/漏极诱发泄漏(gidl)及低外加漏极到源极栅极电势(vds)条件下的增大驱动电流及当前漏极到源极(ids)电感输入(ids-lin)。
27.在一些实施例中，沟道及/或源极/漏极区替换制造步骤可在电容器单元形成工艺之后执行，从而减少热预算。数字线集成可更易于在制造工艺中实现，因为未使用到存取装置的主体区的主体接触。另外，本文中描述的实施例可实现比用基于掺杂多晶硅的沟道区实现更佳的横向按比例缩放路径，这是由于更小沟道长度及更低源极/漏极半导体制造工艺开销。更短存取线(例如字线(wl))长度(l)还可由于更低关断电流(ioff)而实现。另一益处是在源极/漏极区形成中避免(例如不使用)气相掺杂(gpd)。
28.本文的图遵循编号惯例，其中首位或前几位数字对应于图式的图号且剩余数字识别图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，元件符号104可指代图1中的元件“04”，且类似元件在图2中可称为204。一个图内的多个类似元件可由元件符号后接连字符及另一数字或字母指代。举例来说，302-1可指代图3中的元件302-1且302-2可指代可类似于元件302-1的元件302-2。此类类似元件通常可无需连字符及额外数字或字母指代。举例来说，元件302-1及302-2或其它类似元件通常可称为302。
29.图1是根据本公开的数个实施例的设备的框图。图1说明展示根据本公开的实施例的三维(3d)半导体存储器装置的单元阵列的电路图。图1说明单元阵列可具有多个子单元阵列101-1、101-2、
…
、101-n。子单元阵列101-1、101-2、
…
、101-n可沿着第二方向(d2)105布置。子单元阵列中的每一者(例如子单元阵列101-2)可包含多个存取线103-1、103-2、
…
、103-q(其也可称为字线)。而且，子单元阵列中的每一者(例如子单元阵列101-2)可包含多个数字线107-1、107-2、
…
、107-p(其也可称为位线、数据线或感测线)。在图1中，数字线107-1、107-2、
…
、107-p被说明为在第一方向(d1)109上延伸且存取线103-1、103-2、
…
、103-q被说明为在第三方向(d3)111上延伸。根据实施例，第一方向(d1)109及第二方向(d2)105可被视为在水平(“x-y”)平面中。第三方向(d3)111可被视为在垂直(“z”)平面中。因此，根据本文中描述的实施例，存取线103-1、103-2、
…
、103-q在垂直方向(例如第三方向(d3)111)上延伸。
30.存储器单元(例如110)可包含存取装置(例如存取晶体管)及定位于每一存取线103-1、103-2、
…
、103-q与每一数字线107-1、107-2、
…
、107-p的相交点处的存储节点。存储器单元可使用存取线103-1、103-2、
…
、103-q及数字线107-1、107-2、
…
、107-p写入或读取。数字线107-1、107-2、
…
、107-p可沿着每一子单元阵列101-1、101-2、
…
、101-n的水平列导电地互连存储器单元，且存取线103-1、103-2、
…
、103-q可沿着每一子单元阵列101-1、101-2、
…
、101-n的垂直行导电地互连存储器单元。一个存储器单元(例如110)可经定位于一个存取线(例如103-2)与一个数字线(例如107-2)之间。每一存储器单元可通过存取线103-1、103-2、
…
、103-q与数字线107-1、107-2、
…
、107-p的组合唯一地寻址。
31.数字线107-1、107-2、
…
、107-p可为或包含安置于衬底上且与衬底间隔开的导电图案(例如金属线)。数字线107-1、107-2、
…
、107-p可在第一方向(d1)109上延伸。一个子单元阵列(例如101-2)中的数字线107-1、107-2、
…
、107-p可在垂直方向上(例如，在第三方向(d3)111上)彼此间隔开。
32.存取线103-1、103-2、
…
、103-q可为或包含在关于衬底的垂直方向上(例如，在第三方向(d3)111上)延伸的导电图案(例如金属线)。一个子单元阵列(例如101-2)中的存取线可在第一方向(d1)109上彼此间隔开。
33.存储器单元(例如存储器单元110)的栅极可经连接到存取线(例如103-2)，且存储器单元110的存取装置(例如晶体管)的第一导电节点(例如第一源极/漏极区)可经连接到数字线(例如107-2)。存储器单元中的每一者(例如存储器单元110)可经连接到存储节点(例如电容器)。存储器单元110的存取装置(例如晶体管)的第二导电节点(例如第二源极/漏极区)可经连接到存储节点(例如电容器)。虽然第一及第二源极/漏极区参考在本文中用于标示两个分离且相异的源极/漏极区，但不希望称为“第一”及/或“第二”源极/漏极区的源极/漏极区具有某一唯一意义。仅希望源极/漏极区中的一者经连接到数字线(例如107-2)，且另一者可经连接到存储节点。
34.图2说明展示根据本公开的一些实施例的三维(3d)半导体存储器装置(例如图1中展示为阵列中的存储器单元的垂直定向堆叠的子单元阵列101-2的一部分)的透视图。图3说明展示图2中展示的3d半导体存储器装置的单位单元(例如图1中展示的存储器单元110)的透视图。
35.如图2中展示，衬底200可在其上形成关于图1描述的多个子单元阵列中的一者(例如101-2)。举例来说，衬底200可为或包含硅衬底、锗衬底或硅锗衬底等。然而，实施例不限于这些实例。
36.如图2的实例实施例中展示，衬底200可在其上制造在垂直方向(例如第三方向(d3)211)上延伸的存储器单元(例如图1中的存储器单元110)的垂直定向堆叠。根据一些实施例，存储器单元的垂直定向堆叠可经制造使得每一存储器单元(例如图1中的存储器单元110)经形成于多个垂直层级(例如第一层级(l1)、第二层级(l2)及第三层级(l3))上。重复垂直层级l1、l2及l3可在垂直方向(例如图2中展示的第三方向(d3)211)上布置(例如“堆叠”)。重复垂直层级l1、l2及l3中的每一者可包含到横向定向的存取装置230(例如晶体管)的多个离散组件(例如区)及包含存取线103-1、103-2、
…
、103-q连接及数字线107-1、107-2、
…
、107-p连接的存储节点(例如电容器)。到水平定向的三节点存取装置(例如图1中的晶体管110)的多个离散组件可在垂直重复层的多次迭代中形成于每一层级内(如下文关于图4及以下更详细描述)，且可在第二方向(d2)205(类似于图1中展示的第二方向(d2)105)上水平延伸。
37.到水平定向的三节点存取装置230(例如晶体管)的多个离散组件可包含通过沟道区225分离的在第二方向(d2)205上横向延伸的第一源极/漏极区221及第二源极/漏极区223。在一些实施例中，沟道区225可包含硅、锗、硅锗及/或氧化铟镓锌(igzo)。在一些实施例中，第一及第二源极/漏极区221及223可包含邻近存取装置的p型掺杂沟道区(例如半导体材料)形成以形成n型导电性晶体管的n型掺杂剂区(例如半导体材料)。在一些实施例中，第一及第二源极/漏极区221及223可包含邻近存取装置的n型导电性沟道区(例如掺杂半导
体材料)形成以形成p型导电性晶体管的p型导电性(例如掺杂半导体材料)。通过实例而非通过限制，n型掺杂剂可包含磷(p)原子且p型掺杂剂可包含形成于多晶硅半导体材料的相反掺杂主体区中的硼(b)原子。然而，实施例不限于这些实例。
38.存储节点227(例如电容器)可经连接到存取装置的一个相应端。如图2中展示，存储节点227(例如电容器)可经连接到存取装置的第二源极/漏极区223。存储节点可为或包含能够存储数据的存储器元件。存储节点中的每一者可为使用包含相变材料等的电容器、磁性隧穿结图案及/或可变电阻主体中的一者的存储器元件。然而，实施例不限于这些实例。在一些实施例中，与单位单元(例如图1中的存储器单元110)的每一存取装置相关联的存储节点可类似地在第二方向(d2)205(类似于图1中展示的第二方向(d2)105)上延伸。
39.如图2中展示，多个水平定向的数字线207-1、207-2、
…
、207-p在第一方向(d1)209(类似于图1中的第一方向(d1)109)上延伸。多个水平定向的数字线207-1、207-2、
…
、207-p可类似于图1中展示的数字线107-1、107-2、
…
、107-p。多个水平定向的数字线207-1、207-2、
…
、207-p可沿着第三方向(d3)211布置，例如“堆叠”。多个水平定向的数字线207-1、207-2、
…
、207-p可包含导电材料。举例来说，导电材料可包含掺杂半导体(例如掺杂硅、掺杂锗等)、导电金属氮化物(例如氮化钛、氮化钽等)、金属(例如钨(w)、钛(ti)、钽(ta)等)及/或金属半导体化合物(例如硅化钨、硅化钴、硅化钛等)中的一或多者。然而，实施例不限于这些实例。
40.在垂直层级(l1)213-1、(l2)213-2及(l3)213-m中的每一者中，水平定向的存储器单元(例如图1中的存储器单元110)可在第一方向(d1)209上彼此水平间隔开。然而，如下文关于图4及以下更详细描述，到横向定向的存取装置230的多个离散组件(例如通过沟道区225分离的在第二方向(d2)205上横向延伸的第一源极/漏极区221及第二源极/漏极区223及在第一方向(d1)209上横向延伸的多个水平定向的数字线207-1、207-2、
…
、207-p)可形成于每一层级内的不同垂直层内。举例来说，在第一方向(d1)209上延伸的多个水平定向的数字线207-1、207-2、
…
、207-p可经安置于第一源极/漏极区221的顶面上且与所述顶面电接触且正交于在第二方向(d2)205上横向延伸的横向定向的存取装置230(例如晶体管)。在一些实施例中，在第一方向(d1)209上延伸的多个水平定向的数字线207-1、207-2、
…
、207-p经形成于一层级内(例如层级(l1)内)比其中形成横向定向的存取装置的离散组件(例如通过沟道区225分离的第一源极/漏极区221及第二源极/漏极区223)的层更高、更远离衬底200的垂直层中。在一些实施例中，在第一方向(d1)209上延伸的多个水平定向的数字线207-1、207-2、
…
、207-p可直接及/或通过包含金属硅化物的额外接触件连接到第一源极/漏极区221的顶面。
41.如图2的实例实施例中展示，存取线203-1、203-2、
…
、203-q在关于衬底200的垂直方向上(例如，在第三方向(d3)211上)延伸。此外，如图2中展示，一个子单元阵列(例如图1中的子单元阵列101-2)中的存取线203-1、203-2、
…
、203-q可在第一方向(d1)209上彼此间隔开。可提供相对于衬底200在第三方向(d3)211上垂直延伸于一对水平定向的三节点存取装置230(例如晶体管)之间的存取线203-1、203-2、
…
、203-q，所述一对水平定向的三节点存取装置230在第二方向(d2)205上横向延伸，但在一层级(例如第一层级(l1))上在第一方向(d1)209上邻近彼此。存取线203-1、203-2、
…
、203-q中的每一者可在第三方向(d3)上在垂直堆叠的多个水平定向的三节点存取装置230(例如晶体管)中的相应者的侧壁上垂直延
伸。
42.举例来说且如图3中更详细展示，垂直延伸的存取线中的第一者(例如203-1)可邻近第一层级(l1)213-1中到水平定向的三节点存取装置230(例如晶体管)中的第一者的沟道区225的侧壁、第二层级(l2)213-2中水平定向的三节点存取装置230(例如晶体管)中的第一者的沟道区225的侧壁及第三层级(l3)213-m中水平定向的三节点存取装置230(例如晶体管)中的第一者的沟道区225的侧壁等。类似地，垂直延伸的存取线中的第二者(例如203-2)可邻近第一层级(l1)213-1中到水平定向的三节点存取装置230(例如晶体管)中的第二者的沟道区225的侧壁，所述第二者在第一方向(d1)209上与第一层级(l1)213-1中水平定向的三节点存取装置230(例如晶体管)中的第一者间隔开。且垂直延伸的存取线中的第二者(例如203-2)可邻近第二层级(l2)213-2中水平定向的三节点存取装置230(例如晶体管)中的第二者的沟道区225的侧壁及第三层级(l3)213-m中水平定向的三节点存取装置230(例如晶体管)中的第二者的沟道区225的侧壁等。实施例不限于特定数目个层级。
43.垂直延伸的存取线203-1、203-2、
…
、203-q可包含导电材料，例如(举例来说)掺杂半导体材料、导电金属氮化物、金属及/或金属半导体化合物中的一者。存取线203-1、203-2、
…
、203-q可对应于关于图1描述的字线(wl)。
44.如图2的实例实施例中展示，可形成在衬底200上方的每一层级(l1)213-1、(l2)213-2及(l3)213-m中在第一方向(d1)209上沿着水平定向的三节点存取装置230(例如晶体管)的端面延伸的绝缘层电介质(ild)250。ild 250可沿着第二方向(d2)205隔离且分离图1中的垂直堆叠的存储器单元阵列(例如101-1、101-2、
…
、101-n)。ild 250可包含例如电介质材料的绝缘材料，例如(举例来说)氧化物材料、二氧化硅(sio2)材料、氮化硅(sin)材料、氮氧化硅材料及/或其组合等中的一者。
45.尽管图2中未展示，但绝缘材料可填充存储器单元的垂直堆叠阵列中的其它空间。举例来说，绝缘材料可包含氧化硅材料、氮化硅材料及/或氮氧化硅材料等中的一或多者。然而，实施例不限于这些实例。
46.图3更详细说明根据本公开的一些实施例的存储器单元(例如，在图1中的子单元阵列101-2内)的垂直堆叠阵列的单位单元(例如图1中的存储器单元110)。如图3中展示，第一及第二源极/漏极区321及323可为到水平定向的三节点存取装置330(例如晶体管)的杂质掺杂区。第一及第二源极/漏极区321及323还可包括金属及/或含有钌(ru)、钼(mo)、镍(ni)、钛(ti)、铜(cu)的金属复合材料、高度掺杂简并半导体材料及/或使用原子层沉积工艺等形成的氧化铟(in2o3)或氧化铟锡(in
2-x
sn
x
o3)中的至少一者。然而，实施例不限于这些实例。如本文中使用，简并半导体材料希望意味着含有高度掺杂及掺杂剂(例如磷(p)、硼(b)等)之间的显著相互作用的半导体材料(例如多晶硅)。相比之下，非简并半导体含有适度掺杂，其中掺杂剂原子在半导体主晶格中彼此很好分离且相互作用可忽略。第一及第二源极/漏极区321及323可类似于图2中展示的第一及第二源极/漏极区221及223。
47.第一及第二源极/漏极区可通过水平定向的三节点存取装置330(例如晶体管)的沟道325(例如沟道区)分离。沟道325可为低掺杂(p-)多晶硅材料。在一些实施例中，沟道325可为低掺杂(p-)多晶锗(ge)材料。在一些实施例中，沟道325可为低掺杂(p-)多晶硅锗(多sige)材料。然而，在一些实施例中，沟道325可包括半导体氧化物(本文中也称为“氧化物半导体”或“氧化物半导体材料”)。半导体氧化物可包括任何合适组合物，且在一些实施
例中可包含铟、锌、锡及镓中的一或多者。如本文中使用，包含铟、锌、锡及镓中的一或多者的氧化物半导体材料及/或组合物的实例可包含例如以下的材料：zno
x
、ino
x
、sno2、zn
x
oyn、mg
x
znyoz、in
x
znyoz、in
x
znyoz、in
x
gayznzoa、in
x
gaysizoa、zr
x
inyznzoa、hf
x
inyznzoa、sn
x
inyznzoa、al
x
snyinzznaob、si
x
inyznzoa、zn
x
snyoz、al
x
znysnzoa、ga
x
znysnzoa及zr
x
znysnzoa。
48.在额外实施例中，沟道325可包括二维(2d)材料。2d材料可包括任何合适组合物，且在一些实施例中可包含一或多种过渡金属二硫属化物，其包含二硫化钼(mos2)、二硒化钼(mose2)、二碲化钼(mote2)、硫化钨(ws2)及硒化钨(wse2)。然而，实施例不限于这些实例。
49.在一些实施例中，沟道325可包括复合材料，例如氧化铟镓锌(in2ga2zno7)材料(本文中也称为“igzo”)。在一些实施例中，沟道325是在第一层中富含铟(in)的多层igzo沟道材料，所述第一层相对于多个层最靠近与栅极电介质对置的沟道的表面。在一些实施例中，沟道325是在外层中富含镓(ga)的多层igzo沟道材料，所述外层相对于多个层最远离与栅极电介质对置的表面。在一些实施例中，沟道325是在外层中富含锌(zn)的多层igzo沟道材料，所述外层相对于多个层最远离与栅极电介质对置的表面，等等。然而，实施例不限于这些实例。
50.可形成与第一源极/漏极区321电接触的类似于图2中的数字线207-1、207-2、
…
、207-p及图1中展示的数字线107-1、107-2、
…
、107-p的数字线(例如307-1)。如本文中使用，“第一”及“第二”源极/漏极标记仅希望其是分离且相异源极/漏极区，一者连接到数字线且另一者连接到存储节点。如图3的实例实施例中展示，类似于图2中的存取线203-1、203-2、
…
、203-q及图1中的存取线103-1、103-2、
…
、103-q的存取线(例如303-1)可在第三方向(d3)311上邻近水平定向的三节点存取装置330(例如沿着第二方向(d2)305在第一与第二源极/漏极区321与323之间水平传导的晶体管)的沟道区325的侧壁垂直延伸。栅极电介质材料304可经中介于存取线303-1(其一部分形成到水平定向的三节点存取装置330(例如晶体管)的栅极)与沟道区325之间。栅极电介质材料304可包含例如高k电介质材料、氧化硅材料、氮化硅材料、氮氧化硅材料等或其组合。在一些实施例中，栅极电介质材料304的高k电介质材料实例可包含以下中的一或多者：铪、铝、钪、镧、锆、铋、铌，其具有金属氧化物结构。栅极电介质材料304可通过原子层沉积用可使金属-金属-氧化剂在范围从约25摄氏度(℃)到约500℃(优选地从约200℃到约350℃)的温度排序的相异金属-氧化剂循环形成。实施例不限于此。举例来说，在高k电介质材料实例中，栅极电介质材料304可包含以下中的一或多者：氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化锶锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铅锌铌铁矿等。
51.图4说明在半导体制造工艺的一个阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。在图4的实例中展示的实例实施例中，方法包括在重复迭代中沉积电介质材料430-1、430-2、
…
、430-n(本文中也单独及/或统称为“430”)及牺牲材料432-1、432-2、
…
、432-n(本文中也单独及/或统称为“432”)的交替层以在半导体衬底400的工作表面上形成垂直堆叠401。在一个实施例中，电介质材料430可经沉积以具有范围在二十(20)纳米(nm)到六十(60)nm的厚度，例如第三方向(d3)上的垂直高度。在一个实施例中，牺牲材料432可经沉积以具有范围在二十(20)nm到一百(100)nm的厚度，例如垂直高度。然而，实施例不限于这些实例。
52.在一个实例中，牺牲材料432-1、432-2、
…
、432-n可包括牺牲半导体材料，例如多晶硅(si)、氮化硅(sin)或甚至基于氧化物的半导体组合物。虽然本文中的论述将参考牺牲半导体材料实例，但实施例不限于此实例。希望牺牲材料可相对于电介质材料430-1、430-2、
…
、430-n的交替层选择性蚀刻。
53.如图4中展示，垂直方向411被说明为第三方向(d3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(d3)。在图4的实例中，展示垂直堆叠401的重复迭代的编号为1、2、3及4的四个层面。然而，实施例不限于此实例且可包含更多或更少重复迭代。光刻硬掩模(hm)层435可作为顶层沉积于垂直堆叠401的重复迭代上。
54.在一些实施例中，电介质材料430-1、430-2、
…
、430-n可为层间电介质(ild)。通过实例而非通过限制，电介质材料430-1、430-2、
…
、430-n可包括二氧化硅(sio2)材料。在另一实例中，电介质材料430-1、430-2、
…
、430-n可包括氮化硅(si3n4)材料(本文中也称为“sin”)。在另一实例中，电介质材料430-1、430-2、
…
、430-n可包括碳氧化硅(sio
xcy
)材料(本文中也称为“sioc”)。在另一实例中，电介质材料430-1、430-2、
…
、430-n可包含氮氧化硅(sio
x
ny)材料(本文中也称为“sion”)及/或其组合。实施例不限于这些实例。在一些实施例中，牺牲半导体材料432-1、432-2、
…
、432-n可包括呈多晶及/或非晶状态的硅(si)材料。在另一实例中，牺牲半导体材料432-1、432-2、
…
、432-n可包括氮化硅(sin)材料。然而，实施例不限于这些实例。
55.交替电介质材料430-1、430-2、
…
、430-n层与牺牲半导体材料432-1、432-2、
…
、432-n层的重复迭代可根据半导体制造工艺(例如化学气相沉积(cvd))在半导体制造设备中沉积。然而，实施例不限于此实例，而是可使用其它合适半导体制造技术在重复迭代中沉积电介质材料430-1、430-2、
…
、430-n与牺牲半导体材料432-1、432-2、
…
、432-n的交替层以形成垂直堆叠401，如图4中展示。
56.图5a说明在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。图5a说明根据一或多个实施例的半导体制造工艺中的特定时间点的半导体结构的俯视图。在图5a的实例中展示的实例实施例中，方法包括使用蚀刻剂工艺形成具有第一水平方向(d1)509及第二水平方向(d2)505的穿过垂直堆叠到衬底的多个存取线垂直开口500(本文中也称为“第一”垂直开口)。在一个实例中，如图5a中展示，多个第一垂直开口500主要在第二水平方向(d2)505上延伸且可在垂直堆叠中形成具有侧壁514的伸长垂直立柱513。多个第一垂直开口500可使用光刻技术形成以在蚀刻多个第一垂直开口500之前在垂直堆叠上图案化光刻掩模535，例如以形成硬掩模(hm)。
57.图5b是沿着图5a中的切割线a-a'截取的展示半导体制造工艺中的特定时间的半导体结构的另一视图的横截面图。图5b说明导电材料540-1、540-2、
…
、540-4可形成于多个第一垂直开口500中的栅极电介质材料538上，如图5a中展示。通过实例而非通过限制，栅极电介质材料538可使用化学气相沉积(cvd)工艺、等离子体增强cvd(pecvd)、原子层沉积(ald)或其它合适沉积工艺保形地沉积于多个第一垂直开口500中以覆盖多个第一垂直开口的底面及垂直侧壁。栅极电介质538可经沉积到适于特定设计规则的特定厚度(t1)，例如约10纳米(nm)的栅极电介质厚度。然而，实施例不限于此实例。通过实例而非通过限制，栅
极电介质538可包括二氧化硅(sio2)材料、氧化铝(al2o3)材料、高介电常数(k)(例如高k)电介质材料及/或其组合，也如图3中描述。
58.此外，如图5b中展示，导电材料540-1、540-2、
…
、540-4可经保形地沉积于多个第一垂直开口500中栅极电介质材料538的表面上。通过实例而非通过限制，导电材料540-1、540-2、
…
、540-4可使用化学气相沉积工艺(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)或其它合适沉积工艺保形地沉积于多个第一垂直开口500中栅极电介质材料538的表面上以覆盖栅极电介质538之上的多个第一垂直开口的底面及垂直侧壁。导电材料540-1、540-2、
…
、540-4可经保形地沉积到特定厚度(t2)以形成垂直定向的存取线，例如展示为图1及以下中展示的存取线103-1、103-2、
…
、103-q(其也可称为字线)且适于特定设计规则。举例来说，导电材料540-1、540-2、
…
、540-4可经保形地沉积到约20纳米(nm)的厚度。然而，实施例不限于此实例。通过实例而非通过限制，导电材料540-1、540-2、
…
、540-4可包括例如钨(w)的金属、金属组合物、氮化钛(tin)、掺杂多晶硅及/或其某一其它组合，也如图3中描述。
59.如图5b中展示，导电材料540-1、540-2、
…
、540-4可经凹回以仅沿着现在图5b的横截面图中展示为542-1、542-2及542-3的伸长垂直立柱的垂直侧壁保留。由导电材料540-1、540-2、
…
、540-4形成的多个分离、垂直存取线可通过使用合适选择性各向异性蚀刻工艺从第一垂直开口(例如图5a中的500)的底面移除导电材料540-1、540-2、
…
、540-4来凹回，从而暴露底面上的栅极电介质538以形成分离、垂直存取线540-1、540-2、
…
、540-4。如图5b中展示，电介质材料539(例如氧化物或其它合适旋涂电介质(sod))接着可使用例如cvd的工艺在第一垂直开口500中沉积以填充第一垂直开口500。电介质可使用化学机械平坦化(cmp)或其它合适半导体制造技术平坦化到垂直半导体堆叠(例如图4中展示的401)的硬掩模535的顶面。后续光刻材料536(例如硬掩模)可使用cvd沉积且使用cmp平坦化以在分离、垂直存取线540-1、540-2、
…
、540-4之上覆盖且关闭第一垂直开口500。可在本文中描述的半导体制造工艺的其它点使用类似半导体工艺技术。
60.图6a说明在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。图6a说明根据一或多个实施例的半导体制造工艺中的特定时间点的半导体结构的俯视图。在图6a的实例实施例中，方法包括使用光刻工艺图案化光刻掩模636(图5b中的536)。图6a中的方法进一步说明使用选择性各向同性蚀刻剂工艺移除图5b中的经暴露导电材料540-1、540-2、
…
、540-4的部分以分离且个别地形成多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)及640-z，例如图1及以下中的存取线103-1、103-2、
…
、103-q。因此，展示多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)及640-z沿着伸长垂直立柱的侧壁，例如在图5b的横截面图中沿着伸长垂直立柱542-1、542-2及542-3的侧壁。
61.如图6a的实例中展示，图5b中的经暴露导电材料540-1、540-2、
…
、540-4可使用合适选择性各向同性蚀刻工艺移除回到第一垂直开口(例如图5a中的500)中的栅极电介质材料638。如图6a中展示，后续电介质材料641(例如氧化物或其它合适旋涂电介质(sod))接着可经沉积以从使用例如cvd的工艺或其它合适技术移除图5b中的经暴露导电材料540-1、540-2、
…
、540-4之处填充剩余开口。电介质材料641可使用例如cmp的工艺或其它合适技术
平坦化到垂直半导体堆叠(例如图4中所展示的401)的先前硬掩模635的顶面。在一些实施例中，后续光刻材料537(例如硬掩模)可使用cvd沉积且使用cmp平坦化以在图4中的垂直半导体堆叠401的工作表面之上覆盖且关闭多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)及640-z，从而使多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)及640-z沿着伸长垂直立柱的侧壁受到保护。然而，实施例不限于这些工艺实例。
62.在一些实施例中，当移除图5b中的经暴露导电材料540-1、540-2、
…
、540-4的部分时，可能发生栅极电介质638的损坏。举例来说，栅极电介质638可经暴露于用于移除图5b中的导电材料540-1、540-2、
…
、540-4的相同选择性各向同性蚀刻剂工艺。使栅极电介质638暴露于选择性各向同性蚀刻剂工艺会损坏第一侧645上的栅极电介质638，例如图5b中的垂直存取线沟槽500中的形成多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)及640-z的区。在一些实施例中，所引起的栅极电介质638的损坏可通过提供处理来来修复以修复栅极电介质638的损坏部分及恢复栅极电介质638的绝缘性质。
63.在一些实施例中，衬层651的原子层沉积(ald)可用于启动栅极电介质638的修复。然而，实施例不限于这些实例。举例来说，电介质衬层651的沉积可包括使用远程离子化、氧或含氧物种或按比率混合气体修复，其优先修复栅极电介质638同时最小化多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)及640-z的氧化。提供分子氧与离子化物种的混合物的组合可在范围从约150摄氏度(℃)到600℃的温度最有效形成。可包含栅极电介质638的呈前驱体形式的例如铪(hf)、铝(al)、钪(sc)、镧(la)、锆(zr)等的金属原子的短脉冲以使栅极电介质638的第一侧645(例如区)返回到预期化学计量。举例来说，臭氧可为受与多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)及640-z的例如钽(ta)、钛(ti)、钨(w)、钼(mo)、铪(hf)、钌(ru)等的栅极电极材料的相互作用程度限制的处理。水蒸气的脉冲也可用于使栅极电介质638的结构、区651返回到预期化学计量及表面键终止。
64.在一些实施例中，退火或掺杂可用于启动栅极电介质638的修复。在一些实施例中，可在衬层651的原子层沉积(ald)之后进行沉积后退火，或掺杂可用于使前驱体流动以接触栅极电介质638的第一侧645。前驱体可包含化合物，例如硅烷、羟基、乙基、甲基或氧基硅烷。随后，栅极电介质638的第一侧645可经暴露于热能、等离子体能、微波或其它能源以产生氢气(h2)、氧气(o2)、氮气(n2)、氦气(he)、硅烷、羰基、金属有机物、过氧化物、肼形式、氨(nh3)及/或卤化物中的至少一者的气体混合物。根据一些实施例，使栅极电介质638的第一侧645与前驱体及由热能、等离子体能、微波或其它能源产生的气体混合物接触可修复由用于移除图5b中的导电材料540-1、540-2、
…
、540-4且形成多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)及640-z的选择性各向同性蚀刻剂工艺引起的栅极电介质638的第一侧645上的损坏。
65.图6b说明沿着图6a中的切割线a-a'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图6b中展示的横截面图远离多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)且展示在半导体衬底400上形成垂直堆叠(例如图4中展示的401)的电介质材料630-1、630-2、
…
、630-n及牺牲半导体材料632-1、632-2、
…
、632-n的交替层的重复迭代。如图6b中展示，垂直方向611
被说明为第三方向(d3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(d3)111。图纸的平面在第一方向(d1)609上左右延伸。在图6b的实例实施例中，展示电介质材料641在残余栅极电介质638沉积上填充垂直开口。上述硬掩模637罩盖所说明的结构。
66.图6c说明沿着图6a中的切割线b-b'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图6c中展示的横截面图被说明为在第二方向(d2)605上沿着电介质材料630-1、630-2、
…
、630-n及牺牲半导体材料632-1、632-2、
…
、632-n的交替层的重复迭代的轴线延伸，沿着所述轴线且在所述轴线上，水平定向的存取装置及水平定向的存储节点(例如电容器单元)可经形成于牺牲半导体材料632-1、632-2、
…
、632-n的层内。在图6c中，相邻、对置垂直存取线640-3由指示从图纸的平面及定向向内的位置集的虚线说明。
67.图6d说明沿着图6a中的切割线c-c'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图6d中展示的横截面图被说明为在第二方向(d2)605上沿着电介质材料630-1、630-2、
…
、630-n及牺牲半导体材料632-1、632-2、
…
、632-n的交替层的重复迭代的轴线在水平定向的存取装置及水平定向的存储节点(例如电容器单元)将经形成于牺牲半导体材料632-1、632-2、
…
、632-n的层内的区外延伸。在图6c中，展示电介质材料641填充水平定向的存取装置与水平定向的存储节点之间的空间，针对垂直定向的存储器单元的三维阵列，其可沿着延伸进出图纸的平面的第一方向(d1)间隔开。图纸的左端处展示电介质材料630-1、630-2、
…
、630-(n+1)及牺牲半导体材料632-1、632-2、
…
、632-n的交替层的重复迭代，在所述位置处，水平定向的数字线(例如图1及以下中展示的数字线107-1、107-2、
…
、107-p)可经集成以与第二源极/漏极区形成电接触，如下文更详细描述。
68.图6e说明沿着图6a中的切割线d-d'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图6e中展示的横截面图被说明为在图纸的平面中在第一方向(d1)609上沿着电介质材料630-1、630-2、
…
、630-n及牺牲半导体材料632-1、632-2、
…
、632-n的交替层的重复迭代的轴线左右延伸，跨多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)相交，且与牺牲半导体材料632-1、632-2、
…
、632-n的区(其中可形成通过栅极电介质638与多个分离、垂直存取线640-1、640-2、
…
、640-n、640-(n+1)、
…
、640-(z-1)分离的沟道区)相交。在图6e中，展示第一电介质填充材料639分离相邻水平定向的存取装置与水平定向的存储节点之间的空间，其可经形成延伸进出图纸的平面(如下文更详细描述)且可沿着第一方向(d1)609间隔且在三维(3d)存储器中在第三方向(d3)611上延伸的阵列中垂直堆叠。
69.图7a说明在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。图7a说明根据一或多个实施例的半导体制造工艺中的特定时间点的半导体结构的俯视图。在图7a的实例实施例中，方法包括使用光刻工艺图案化光刻掩模735、736及/或737，例如图6a到6e中的635、636及/或637。图7a中的方法进一步说明使用一或多个蚀刻剂工艺在存储节点区750(及图7a及7c中的744)中形成穿过垂直堆叠且主要在第一水平方向(d1)709上延伸的垂直开口751。一或多个蚀刻剂工艺形成垂直开口751以暴
露图7b到7e中展示的垂直堆叠中邻近牺牲半导体材料的第二区的电介质材料730-1、730-2、
…
、730-n及牺牲半导体材料732-1、732-2、
…
、732-n的交替层的重复迭代中的第三侧壁。其它编号组件可类似于关于图6展示及论述的组件。
70.根据实施例，牺牲半导体材料732-1、732-2、
…
、732-n的第二区可从垂直堆叠中的电介质材料730-1、730-2、
…
、730-n及牺牲半导体材料732-1、732-2、
…
、732-n的交替层的重复迭代移除以形成存储节点。在一些实施例中，此工艺在选择性移除其中将形成水平定向的存取装置的第一源极/漏极区、沟道区及第二源极/漏极区的牺牲半导体材料的存取装置区(例如晶体管区)之前执行。在其它实施例中，此工艺在选择性移除其中将形成水平定向的存取装置的第一源极/漏极区、沟道区及第二源极/漏极区的牺牲半导体材料的存取装置区之后执行。根据图7b到7e中展示的实例实施例，方法包括选择性蚀刻牺牲半导体材料732-1、732-2、
…
、732-n的第二区以在垂直堆叠中形成从垂直开口751向后第二水平距离的第二水平开口。在一些实施例中，如图7b到7e中展示，方法包括在第二水平开口中形成电容器单元作为存储节点。通过实例而非通过限制，形成电容器包括使用原子层沉积(ald)工艺、化学气相沉积及其组合在第二水平开口中循序沉积通过单元电介质763分离的第一电极761及第二电极756。可使用其它合适半导体制造技术及/或存储节点结构。在一些实施例中，第一电极761及第二电极756可包含以下中的一或多者：钽(ta)、钛(ti)、钨(w)、钼(mo)、铪(hf)、钌(ru)、铂(pt)、钯(pd)、锗(ge)、硅(si)、氮气(n2)、氧气(o2)及/或碳(c)。第一电极761及第二电极756可在范围从约25℃到约700℃的温度形成，范围优选地从约180℃到约400℃。
71.图7b说明沿着图7a中的切割线a-a'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图7b中展示的横截面图远离多个分离、垂直存取线740-1、740-2、
…
、740-n、740-(n+1)、
…
、740-(z-1)且展示在半导体衬底700上用于形成垂直堆叠的通过具有第一电极761(例如底部单元接触电极)、单元电介质763及第二电极756(例如顶部共同节点电极)的水平定向的电容器单元分离的电介质材料730-1、730-2、
…
、730-(n+1)的交替层的重复迭代。如图7b中展示，垂直方向711被说明为第三方向(d3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(d3)111。图纸的平面在第一方向(d1)709上左右延伸。在图7b的实例实施例中，第一电极761(例如耦合到水平存取装置的源极/漏极区的底部电极)及第二电极756被说明为通过在第二方向(d2)上且沿着三维(3d)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴线延伸进出图纸的平面的单元电介质材料763分离。
72.图7c说明沿着图7a中的切割线b-b'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图7c中展示的横截面图被说明为在第二方向(d2)705上沿着图纸的平面、沿着电介质材料730-1、730-2、
…
、730-(n+1)及牺牲半导体材料732-1、732-2、
…
、732-n的交替层的重复迭代的轴线左右延伸，沿着所述轴线且在所述轴线上，水平定向的存取装置及水平定向的存储节点(例如电容器单元)可经形成于牺牲半导体材料732-1、732-2、
…
、732-n的层内。在图7c的实例实施例中，水平定向的存储节点(例如电容器单元)被说明为已形成于此半导体制造工艺中，且展示通过单元电介质763分离的第一电极761(例如耦合到水平存取装置的源极/漏极区的底部电极)及第
二电极756(例如耦合到共同电极平面(例如接地平面)的顶部电极)。然而，实施例不限于此实例。在其它实施例中，通过单元电介质763分离的第一电极761(例如耦合到水平存取装置的源极/漏极区的底部电极)及第二电极756(例如耦合到共同电极平面(例如接地平面)的顶部电极)可在牺牲半导体材料732-1、732-2、
…
、732-n的区中形成第一源极/漏极区、沟道区及第二源极/漏极区之后形成，希望用于水平定向的存取装置的定位(例如放置形成)，如接下来描述。
73.在图7c的实例实施例中，具有第一电极761(例如耦合到水平存取装置的源极/漏极区的底部电极)及第二电极756(例如耦合到共同电极平面(例如接地平面)的顶部电极)的水平定向的存储节点被展示为形成于在第二方向(d2)上在图纸的平面中左右延伸的与形成于垂直堆叠中的垂直开口相距第二距离且沿着三维(3d)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴线的第二水平开口中。在图7c中，相邻对置垂直存取线740-3由指示从图纸的平面及定向向内的位置集的虚线说明。
74.图7d说明沿着图7a中的切割线c-c'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图7d中展示的横截面图被说明为在第二方向(d2)705上在图纸的平面中沿着电介质材料730-1、730-2、
…
、730-n、730-(n+1)及牺牲半导体材料732-1、732-2、
…
、732-n的交替层的重复迭代的轴线在水平定向的存取装置及水平定向的存储节点(例如电容器单元)将经形成于牺牲半导体材料732-1、732-2、
…
、732-n的层内的区外左右延伸。在图7c中，展示电介质材料741填充水平定向的存取装置之间的空间，针对垂直定向的存储器单元的三维阵列，其可沿着延伸进出图纸的平面的第一方向(d1)间隔。然而，在图7d的横截面图中，另外展示存在于水平相邻装置之间的空间中的第二电极756(例如到电容器单元结构的顶部共同电极)。图纸的左端处展示电介质材料730-1、730-2、
…
、730-(n+1)及牺牲半导体材料732-1、732-2、
…
、732-n的交替层的重复迭代，在所述位置处，水平定向的数字线(例如图1及以下中展示的数字线107-1、107-2、
…
、107-p)可经集成以与第二源极/漏极区形成电接触，如下文更详细描述。
75.图7e说明沿着图7a中的切割线d-d'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图7e中展示的横截面图被说明为在图纸的平面中在第一方向(d1)709上沿着电介质材料730-1、730-2、
…
、730-(n+1)及牺牲半导体材料732-1、732-2、
…
、732-n的交替层的重复迭代的轴线左右延伸，跨多个分离、垂直存取线740-1、740-2、
…
、740-4相交，且与牺牲半导体材料732-1、732-2、
…
、732-n的区(其中可形成通过栅极电介质738与多个分离、垂直存取线740-1、740-2、
…
、740-4分离的沟道区)相交。在图7e中，展示第一电介质填充材料739分离相邻水平定向的存取装置与水平定向的存储节点之间的空间，其可经形成延伸进出图纸的平面(如下文更详细描述)且可沿着第一方向(d1)709间隔且在三维(3d)存储器中在第三方向(d3)711上延伸的阵列中垂直堆叠。
76.图8a说明在半导体制造工艺的另一阶段中用于形成具有水平定向的存取装置及垂直定向的存取线(例如图1到3中说明)的垂直堆叠的存储器单元阵列且根据本公开的数个实施例的实例方法。图8a说明根据一或多个实施例的半导体制造工艺中的特定时间点的半导体结构的俯视图。在图8a的实例实施例中，方法包括使用光刻工艺图案化光刻掩模835、836及/或837等，如图6及7中描述。图8a中的方法进一步说明使用一或多个蚀刻剂工艺
在存取装置区(例如图7c中的742及图8c中的842)中形成穿过垂直堆叠的用于替换沟道及源极/漏极晶体管区的垂直开口871-1及871-2。垂直开口871-1及871-2被说明为主要在第一水平方向(d1)709上延伸。一或多个蚀刻剂工艺形成垂直开口871-1及871-2以暴露图8b到8e中展示的垂直堆叠中邻近牺牲半导体材料的第一区的电介质材料830-1、830-2、
…
、830-(n+1)及牺牲半导体材料(例如关于图7描述的牺牲材料732-1、732-2、
…
、732-n)的交替层的重复迭代中的第三侧壁。其它编号组件可类似于关于图6及7展示及论述的组件。
77.根据实施例，牺牲半导体材料732-1、732-2、
…
、732-n的存取装置区(图8a及8c中的842)(例如晶体管区)可从垂直堆叠中用于形成存取装置(例如晶体管)的电介质材料830-1、830-2、
…
、830-(n+1)及牺牲半导体材料732-1、732-2、
…
、732-n的交替层的重复迭代移除。在一些实施例中，此工艺在选择性移除其中将形成电容器单元的牺牲半导体材料的存储节点区之前执行。在其它实施例中，此工艺在选择性移除其中将形成电容器单元的牺牲半导体材料的存储节点区之后执行。根据图8b到8e中展示的实例实施例，方法包括选择性蚀刻牺牲半导体材料732-1、732-2、
…
、732-n的存取装置区以在垂直堆叠中形成从垂直开口871-1及871-2向后第一水平距离的第一水平开口。在一些实施例中，如图8b到8e中展示，方法包括在第一水平开口中形成具有第一源极/漏极区、沟道区及第二源极/漏极区的晶体管作为存取装置。通过实例而非通过限制，形成第一源极/漏极区、沟道区及第二源极/漏极区包括使用原子层沉积(ald)工艺在第一水平开口中循序沉积第一源极/漏极区、沟道区及第二源极/漏极区。可使用其它合适半导体制造技术及/或存储节点结构。
78.图8b说明沿着图8a中的切割线a-a'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图8b中展示的横截面图远离多个分离、垂直存取线840-1、840-2、
…
、840-n、840-(n+1)、
…
、840-(z-1)且展示在半导体衬底800上形成垂直堆叠的通过具有第一电极861(例如底部单元接触电极)、单元电介质863及第二电极856(例如顶部共同节点电极)的电容器单元分离的电介质材料830-1、830-2、
…
、830-(n+1)的交替层的重复迭代。如图8b中展示，垂直方向811被说明为第三方向(d3)，例如x-y-z坐标系中的z方向，类似于图1到3中展示的第一、第二及第三方向中的第三方向(d3)111。图纸的平面在第一方向(d1)809上左右延伸。在图8b的实例实施例中，第一电极861(例如耦合到水平存取装置的源极/漏极区的底部电极)及第二电极856被说明为通过在第二方向(d2)上且沿着三维(3d)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴线延伸进出图纸的平面的单元电介质材料863分离。
79.图8c说明沿着图8a中的切割线b-b'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图8c中展示的横截面图被说明为在第二方向(d2)805上沿着图纸的平面、沿着电介质材料830-1、830-2、
…
、830-(n+1)的交替层的重复迭代的轴线左右延伸。然而，现展示垂直堆叠的交替层的存取装置区842中已移除牺牲半导体材料以形成水平开口833-1、833-2、
…
、833-n，其中具有第一源极/漏极区、沟道区及第二源极/漏极区的水平定向的存取装置可经形成于电介质材料830-1、830-2、
…
、830-(n+1)的垂直交替层之间。在图8c的实例实施例中，水平定向的存储节点(例如电容器单元)被说明为已在此半导体制造工艺中形成于存储器节点区844中，且展示通过单元电介质863分离的第一电极861(例如耦合到水平存取装置的源极/漏极区的底部电极)及第二电极856(例如耦合到共同电极平面(例如接地平面)的顶部电极)。然而，实施例不限
于此实例。在其它实施例中，通过单元电介质863分离的第一电极861(例如耦合到水平存取装置的源极/漏极区的底部电极)及第二电极856(例如耦合到共同电极平面(例如接地平面)的顶部电极)可在其中已移除牺牲半导体材料732-1、732-2、
…
、732-n的存取装置区842中形成第一源极/漏极区、沟道区及第二源极/漏极区之后形成。
80.在图8c的实例实施例中，其中将形成具有第一源极/漏极区、沟道区及第二源极/漏极区的存取装置的水平开口833-1、833-2、
…
、833-n被展示为在第二方向805(d2)上在图纸的平面中左右延伸，与形成于垂直堆叠中且沿着三维(3d)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴线的垂直开口871-1及871-2相距一距离。在图8c中，相邻对置垂直存取线840-3由指示从图纸的平面及定向向内的位置集的虚线说明，且栅极电介质838是可见的。
81.根据实施例，用于形成水平开口833-1、833-2、
…
、833-n(其中具有第一源极/漏极区、沟道区及第二源极/漏极区的水平定向的存取装置可经形成于电介质材料830-1、830-2、
…
、830-(n+1)的垂直交替层之间)的垂直堆叠的交替层的存取装置区842中的牺牲半导体材料的移除呈现半导体制造工艺中可能损坏水平开口833-1、833-2、
…
、833-n中的第二侧846(区)上的栅极电介质838的另一点。举例来说，栅极电介质838的第二侧846可由于由用于移除牺牲半导体材料732-1、732-2、
…
、732-n以形成水平开口833-1、833-2、833-n的选择性蚀刻工艺引起的潜在损坏而具有减弱绝缘性质。类似于对图6a中展示的栅极电介质838的第一侧(例如侧645)的潜在损坏，水平开口833-1、833-2、
…
、833-n内的栅极电介质838的第二侧846可经修复以改进栅极电介质838的第二侧846上的电介质性质及性能。根据实施例，修复对栅极电介质的第二侧846的潜在损坏的工艺可在第一电极861(例如底部电极)的潜在修复及/或处理之前且在形成第一源极/漏极区、沟道区及第二源极/漏极区之前执行，如下文关于图9c描述。
82.举例来说，在形成第一源极/漏极区、沟道区及第二源极/漏极区之前，栅极电介质838的第二侧846可经处理以修复及/或改进栅极电介质838的第二侧846上的电介质质量及/或表面键终止。在一个实例实施例中，栅极电介质838的第二侧846可使用原子层沉积(ald)修复。然而，实施例不限于此实例。在一个实例实施例中，栅极电介质838的第二侧846的修复及/或改进可由以下组成：气体或前驱体、氧或含氧物种或按比率混合气体的远程离子化，其优先修复栅极电介质838，同时最小化形成第一电极861的材料(例如金属材料钽(ta)、钛(ti)、钨(w)、钼(mo)、铪(hf)、钌(ru)、铂(pt)、钯(pd)等)的氧化。提供分子氧与离子化物种的混合物的组合可在范围从150℃到600℃的温度最有效形成。如同图6a中第一侧645的处理，可包含栅极电介质638的呈前驱体形式的例如铪(hf)、铝(al)、钪(sc)、镧(la)、锆(zr)等的金属原子的短脉冲以使栅极电介质的第二侧846返回到预期化学计量及/或表面键终止。此类处理可与关于图9a到9e描述的第一源极/漏极区、沟道区及第二源极/漏极区的形成异位、原位框架或原位腔室执行。
83.在一些实施例中，原子层沉积(ald)、沉积后退火或掺杂可用于使前驱体流动以接触栅极电介质838的第二侧846来启动第二侧846的修复工艺。前驱体可包含化合物，例如硅烷、羟基、乙基、甲基或氧基硅烷。然而，实施例不限于这些实例。随后，电介质838的第二侧846可经暴露于热能、等离子体能、微波或其它能源以产生氢气(h2)、氧气(o2)、氮气(n2)、氦气(he)、硅烷、羰基、金属有机物、过氧化物、肼形式、氨(nh3)及/或卤化物中的至少一者的
dimensional(3d)memory)”的代理档案号为1013.0560001的第16/986,466号美国专利申请案中描述的工艺及技术执行。可使用其它合适半导体制造技术。
92.在图9c的实例实施例中，具有第一源极/漏极区、沟道区及第二源极/漏极区的水平存取装置998-1、998-2、
…
998-n被展示为在第二方向905(d2)上在图纸的平面中左右延伸，与形成于垂直堆叠中且沿着三维(3d)存储器的垂直堆叠的存储器单元阵列的水平存取装置及水平存储节点的定向轴线的垂直开口971-1及971-2相距一距离。如图10中展示，由于电介质材料可经沉积以填充垂直开口971-1及971-3。在图9c中，相邻对置垂直存取线940-3由指示从图纸的平面及定向向内的位置集的虚线说明。
93.如上文指出，在一些实施例中，到存储节点区944中的存储节点的第一电极961可在形成第一源极/漏极区、沟道区及第二源极漏极区之前形成。因而，第一电极961的表面947会因移除牺牲半导体材料(例如图7c中732-1、732-2、
…
、732-n)(如图8a到8e中描述)以形成水平开口833-1、833-2、
…
、833-n而受损。图8a到8e中描述的水平开口833-1、833-2、
…
、833-n内部的第一电极961的表面947可用作到第一源极/漏极区(例如998-1c)的电接触件。
94.因此，根据实施例，在沉积水平存取装置998-1、998-2、
…
、998-n的第一源极/漏极区(例如998-1c)、沟道区(例如998-1b)及第二源极/漏极区(例如998-1a)之前，第一电极961(例如底部电极)的表面947可经处理以修复及/或改进其到第一源极/漏极区(例如998-1c)的电接触的其导电性质及性能。如指出，第一电极961会在图8a到8e中的水平开口833-1、833-2、
…
、833-n形成期间受损。如本文中描述，第一电极961的表面947可经受可修复由形成图8a到8e中的水平开口833-1、833-2、
…
、833-n引起的损坏的工艺。举例来说，第一电极961可通过用于恢复第一电极961的表面947的导电质量的处理来修复。
95.在一个实施例中，原子层沉积(ald)、沉积后退火或掺杂可用于启动第一电极961的修复。在此工艺中，前驱体可流动以接触第一电极961。前驱体可在制备第一电极961的表面的气体混合用于将接触第一电极961的后续气体之前使用。在一个实例实施例中，前驱体可包含化合物，例如硅烷、羟基、乙基、甲基或氧基硅烷。接着，第一电极961可经暴露于由热能、等离子体能、微波或其它能源产生的氢气(h2)、氧气(o2)、氮气(n2)、氦气(he)、硅烷、羰基、金属有机物、过氧化物、肼形式、氨(nh3)及/或卤化物中的至少一者的气体混合物。因而，在沉积水平存取装置998-1、998-2、
…
、998-n的第一源极/漏极(例如998-1c)、沟道区(例如998-1b)及第二源极/漏极区(例如998-1a)之前，将首先减小第一电极961的表面947以从其移除金属氧化物。在一些实施例中，此减小可使用离子化氢、氨、肼(及/或其衍生物)形式及与其分子形式的混合物来完成。
96.如本文中描述，界面及自由表面键终止可使用氧化、减小或钝化条件的组合来控制。固有及抑制方法可用于在一个表面而非另一表面上实现相异条件。将附接到一个表面键终止而不附接到另一表面键终止的硅烷、硫醇、羰基、硅氧烷及具有头基的其它者用于影响抑制方法。固有方法是用于沉积材料的前驱体已具有附接到特定表面上的特定键终止的特性的方法。因此，用本文中描述的工艺修复第一电极961的表面947的导电质量可在沉积水平存取装置998-1、998-2、
…
、998-n的第一源极/漏极区(例如998-1c)、沟道区(例如998-1b)及第二源极/漏极区(例如998-1a)之前修复及/或改进第一电极961与第一源极/漏极区(例如998-1c)之间的电接触(例如界面)的导电性质。
97.图9d说明沿着图9a中的切割线c-c'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图9d中展示的横截面图被说明为在第二方向(d2)905上在图纸的平面中沿着电介质材料930-1、930-2、
…
、930-n、930-(n+1)及水平数字线999-1、999-2、
…
、999-n的交替层的重复迭代的轴线左右延伸，在第一方向(d1)上在其中形成存取装置区942及存储节点区944中的水平定向的存取装置938-1、938-2、
…
、938-n及水平定向的存储节点(例如电容器单元)的区外部延伸进出图纸的平面。在图9d中，展示电介质材料941填充水平定向的存取装置之间的空间，针对垂直定向的存储器单元的三维阵列，其可沿着延伸进出图纸的平面的第一方向(d1)间隔。然而，在图9d的横截面图中，另外展示存在于水平相邻装置之间的空间中的第二电极956(例如到电容器单元结构的顶部共同电极)。图纸的左端处展示电介质材料930-1、930-2、
…
、930-(n+1)及经集成以形成所形成的水平存取装置的与第二源极/漏极区(例如938-1c)电接触的水平数字线999-1、999-2、
…
、999-n(例如图1及以下中展示的数字线107-1、107-2、
…
、107-p)的交替层的重复迭代。
98.图9e说明沿着图9a中的切割线d-d'截取的展示本公开的实施例的一个实例半导体制造工艺中的此特定点的半导体结构的另一视图的横截面图。图9e中展示的横截面图被说明为在图纸的平面中在第一方向(d1)909上沿着电介质材料930-1、930-2、
…
、930-(n+1)及通过栅极电介质938与多个分离、垂直存取线940-1、940-2、
…
、940-4分离的水平存取装置998-1、998-2、
…
、998-n的沟道区的交替层的重复迭代的轴线左右延伸。在图9e中，展示第一电介质填充材料939分离相邻水平定向的存取装置与水平定向的存储节点之间的空间，其可经形成为延伸进出图纸的平面(如下文更详细描述)且可沿着第一方向(d1)909间隔且在三维(3d)存储器中在第三方向(d3)911延伸的阵列中垂直堆叠。
99.图10a到10d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。图10a及10c是在存储节点(例如电容器单元)形成于在第二方向1005(d2)上沿着图纸的平面(例如沿着图8a中的切割线b-b')左右延伸的存储节点区1044中之后在水平存取装置区1042中进行源极/漏极集成的横截面侧视图。图10b及10d是在半导体制造工艺中的特定时间点在三节点水平定向的存取装置形成中进行源极/漏极集成的端视图。
100.如图10a到10d中展示，存储节点(例如电容器单元)已形成于存储节点区1044中。在此实例中，存储节点是在第二方向(d2)1005上邻近具有垂直定向的存取线的垂直三维(3d)存储器的水平存取装置区1042延伸的水平定向的存储节点。存储节点(例如电容器)包含通过单元电介质材料1063分离的第一电极1061(例如底部电极)及第二电极1065(例如顶部电极及/或共同节点电极)。如上文描述，结构可经形成于电介质材料1030-1及1030-2及已被移除以形成相应存储节点区1044且现在水平存取装置区1042中进行源极/漏极集成的牺牲材料(未展示)的重复交替层中。也如上文已描述，第一蚀刻剂工艺可用于形成第一垂直开口(例如图8a中的871)以暴露邻近牺牲材料的第一部分的垂直堆叠中的侧壁及通过选择性蚀刻工艺移除的牺牲材料的第一部分以在存取装置区1042中邻近单元侧区1044形成水平开口(例如图8c中的833)。
101.图10a及10b中的实例说明通过在第一水平开口中沉积第一导电材料1071-1以在从图8a中的第一垂直开口871向后第一水平距离(d1开口)的图8c中的第一水平开口833的
远端处与存储节点形成电接触来形成多层源极/漏极区1071-1。在一个实例中，沉积第一导电材料1071-1包括沉积不与氧化物半导体材料接触氧化的金属材料(例如层)。在此处描述的实例中，已形成存储节点(例如电容器)。在此实例中，第一电极1061可在移除牺牲材料(例如图7c中的732)以形成图8c中的第一水平开口833期间提供蚀刻停止。然而，在其它实施例中，存储节点(例如电容器)可在包含本文中描述的源极/漏极集成的三节点水平存储装置形成之后形成。在此实例实施例中，第一导电材料1071-1可经选取以在图8c中的第二水平开口833形成于存储节点区1044中以进行存储节点形成期间用作牺牲材料(例如图7c中的732)移除的蚀刻停止且提供到存储节点的第一电极1061的电欧姆接触。
102.在一个实例实施例中，沉积第一导电金属材料1071-1包括沉积含钌(ru)材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含钼(mo)材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含镍(ni)材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含钛(ti)材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含铜(cu)材料。在一个实例中，沉积第一导电金属材料1071-1包括沉积含锡(sn)材料。然而，实施例不限于这些实例。
103.在另一实例中，沉积第一导电材料1071-1包括沉积形成与氧化物半导体材料接触的导电氧化物的金属材料(例如层)。举例来说，在一个实施例中，沉积第一导电材料1071-1包括沉积高度掺杂简并半导体。在一个实例中，沉积第一导电材料1071-1包括沉积氧化铟(in2o3)组合物作为第一导电材料1071-1。在一个实例中，沉积第一导电材料1071-1包括沉积氧化铟锡(in
2-x
sn
x
o3)组合物作为第一导电材料1071-1。然而，实施例不限于这些实例。
104.导电材料1071-1可经沉积使得导电材料1071-1填充整个开口且经沉积于开口旁边的区域上，例如在图8a中的第一垂直开口871中。图10b说明半导体制造工艺的此特定阶段中的三节点水平存取装置形成的端视图。
105.在一个实例中，沉积第一导电材料1071-1包括使用原子层沉积(ald)工艺填充第一水平开口到远端以与第一电极1061形成电欧姆接触。如图10a及10b中展示，第一导电接触材料1071-1的ald沉积工艺还可填充第一垂直开口。
106.如图10c及10d中展示，方法包含移除第一导电接触材料1071-1的一部分以使第一导电接触材料1071-1凹入以仅在水平开口的远端处保持与第一电极1061电欧姆接触。在一个实例中，移除工艺可使用原子层蚀刻(ale)工艺执行。然而，实施例不限于此实例。在一个实例中，第一导电材料1071-1可在图8c中的水平开口833中凹回以具有约十(10)纳米(nm)的厚度且与第一电极1061形成电欧姆接触。然而，实施例不限于此实例，而是可根据三节点水平存取装置的特定设计规则及/或尺寸设定大小来适当采用其它厚度。图10d说明半导体制造工艺的此特定阶段中的三节点水平存取装置形成的端视图。
107.图11a到11d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。图11a及11c是在存储节点(例如电容器单元)形成于在第二方向1005(d2)上沿着图纸的平面(例如沿着图8a中的切割线b-b')左右延伸的存储节点区1044中之后在水平存取装置区1042中进行源极/漏极集成的横截面侧视图。图11b及11d是在半导体制造工艺中的特定时间点在三节点水平定向的存取装置形成中进行源极/漏极集成的端视图。根据实施例，图11a到11d中说明的半导体制造工艺中的时间点可在图10a到10d中说明的结构及时间点之后。然而，实施例不限于
此。
108.如图11a及11b中展示，方法可包含沉积与第一导电材料1171-1电接触的第二导电材料1173-1，第一导电材料与水平定向的存储节点(例如电容器单元)的第一电极1161电欧姆接触。在一个实例中，沉积第二导电材料1173-1包括沉积简并半导体材料。如本文中使用，简并半导体材料希望意味着含有高度掺杂及掺杂剂(例如磷(p)、硼(b)等)之间的显著相互作用的半导体材料(例如多晶硅)。相比之下，非简并半导体含有适度掺杂，其中掺杂剂原子在半导体主晶格中彼此很好分离且相互作用可忽略。
109.在一个实例中，沉积第二导电材料1173-1包括沉积具有低于沟道材料的电子带隙的电子带隙的第二导电材料。在一个实施例中，沉积第二导电材料1173-1包括沉积具有在第一导电材料1171-1的导带偏移与沟道材料的导带偏移中间的导带偏移(例如，从注入电极(电容器单元的第一电极1161)的费米(fermi)能级偏移)的第二导电材料。此外，在一些实施例中，导电材料1173-1可为金属材料。在一些实施例中，导电材料1173-1可包括氧化铟(in2o3)或氧化铟锡(in
2-x
sn
x
o3)中的至少一者。导电材料1173-1可具有低于后续导电材料(例如关于图13展示的沟道材料1398)的电子带隙的电子带隙及低于后续导电材料的导带偏移的导带偏移。此外，导电材料1173-1可具有低于导电沟道区的电子带隙的电子带隙。
110.举例来说，在一个实例中，沉积第二导电材料1173-1包括沉积含钌(ru)材料。在一个实例中，沉积第二导电材料1173-1包括沉积含钼(mo)材料。在一个实例中，沉积第二导电材料1173-1包括沉积含镍(ni)材料。在一个实例中，沉积第二导电材料1173-1包括沉积含钛(ti)材料。在一个实例中，沉积第二导电材料1173-1包括沉积含铜(cu)材料。在一个实例中，沉积第二导电材料1173-1包括沉积含锡(sn)材料。
111.在另一实例中，沉积第二导电材料1173-1包括沉积形成与氧化物半导体材料接触的导电氧化物的金属材料(例如层)。举例来说，在一个实施例中，沉积第二导电材料1173-1包括沉积高度掺杂简并半导体。在一个实例中，沉积第二导电材料1173-1包括沉积氧化铟(in2o3)组合物作为第二导电材料1173-1。在一个实例中，沉积第二导电材料1173-1包括沉积氧化铟锡(in
2-x
sn
x
o3)组合物作为第二导电材料1173-1。然而，实施例不限于这些实例。
112.第二导电材料1173-1可经沉积使得第二导电材料1173-1填充整个开口且经沉积于开口旁边的区域上，例如在图8a中的第一垂直开口871中。图11b说明半导体制造工艺的此特定阶段中的三节点水平存取装置形成的端视图。
113.在一个实例中，沉积第二导电材料1173-1包括使用原子层沉积(ald)工艺填充第一水平开口。如图11a及11b中展示，第一导电接触材料1173-1的ald沉积工艺还可填充第一垂直开口。
114.如图11c及11d中展示，方法包含移除第二导电接触材料1173-1的一部分以使第二导电接触材料1173-1凹入。在一个实例中，移除工艺可使用原子层蚀刻(ale)工艺执行。然而，实施例不限于此实例。在一个实例中，第二导电材料1173-1可在图8c的水平开口833中凹回且可具有约十(10)纳米(nm)的厚度。然而，实施例不限于此实例，而是可根据三节点水平存取装置的特定设计规则及/或尺寸设定大小来适当采用其它厚度。图11d说明半导体制造工艺的此特定阶段中的三节点水平存取装置形成的端视图。
115.图12a到12d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。图12a及12c是在存
储节点(例如电容器单元)形成于在第二方向1205(d2)上沿着图纸的平面(例如沿着图8a中的切割线b-b')左右延伸的存储节点区1244中之后在水平存取装置区1242中进行源极/漏极集成的横截面侧视图。图12b及12d是在半导体制造工艺中的特定时间点在三节点水平定向的存取装置形成中进行源极/漏极集成的端视图。根据实施例，图12a到12d中说明的半导体制造工艺中的时间点可在图11a到11d中说明的结构及时间点之后。然而，实施例不限于此。
116.如图12a及12b中展示，方法可包含沉积与第n-1(例如第二)导电材料1273-1电接触的第n(例如第三)导电材料1275-1，第二导电材料1273-1与第一导电材料1271-1电接触。在一个实例中，沉积第三导电材料1275-1包括沉积简并半导体材料。如本文中使用，简并半导体材料希望意味着含有高度掺杂及掺杂剂(例如磷(p)、硼(b)等)之间的显著相互作用的半导体材料(例如多晶硅)。相比之下，非简并半导体含有适度掺杂，其中掺杂剂原子在半导体主晶格中彼此很好分离且相互作用可忽略。
117.在一个实例中，沉积第三导电材料1275-1包括沉积具有在前一(例如第二)导电材料1171-1与沟道材料的电子带隙中间的电子带隙的第三导电材料。在一个实施例中，沉积第三导电材料1275-1包括沉积具有在第二导电材料1273-1的导带偏移与沟道材料的导带偏移中间的导带偏移(例如，从注入电极(电容器单元的第一电极1261)的费米能级偏移)的第三导电材料1275-1。此外，在一些实施例中，导电材料1275-1可为金属材料。在一些实施例中，导电材料1275-1可包括氧化铟(in2o3)或氧化铟锡(in
2-x
sn
x
o3)中的至少一者。导电材料1275-1可具有低于后续导电材料(例如关于图13展示的沟道材料1398)的电子带隙的电子带隙及低于后续导电材料的导带偏移的导带偏移。
118.举例来说，在一个实例中，沉积第三导电材料1275-1包括沉积含钌(ru)材料。在一个实例中，沉积第三导电材料1275-1包括沉积含钼(mo)材料。在一个实例中，沉积第三导电材料1275-1包括沉积含镍(ni)材料。在一个实例中，沉积第三导电材料1275-1包括沉积含钛(ti)材料。在一个实例中，沉积第三导电材料1275-1包括沉积含铜(cu)材料。在一个实例中，沉积第三导电材料1275-1包括沉积含锡(sn)材料。
119.在另一实例中，沉积第三导电材料1275-1包括沉积形成与氧化物半导体材料接触的导电氧化物的金属材料(例如层)。举例来说，在一个实施例中，沉积第三导电材料1275-1包括沉积高度掺杂简并半导体。在一个实例中，沉积第三导电材料1275-1包括沉积氧化铟(in2o3)组合物作为第三导电材料1275-1。在一个实例中，沉积第三导电材料1275-1包括沉积氧化铟锡(in
2-x
sn
x
o3)组合物作为第三导电材料1275-1。然而，实施例不限于这些实例。
120.到多层源极/漏极导电接触件的第三导电材料1275-1可经沉积使得第三导电材料1275-1填充整个开口且经沉积于开口旁边的区域上，例如在图8a中的第一垂直开口871中。图12b说明半导体制造工艺的此特定阶段中的三节点水平存取装置形成的端视图。
121.在一个实例中，沉积第三导电材料1275-1包括使用ald工艺填充与第二导电材料1273-1电接触的第一水平开口。如图12a及12b中展示，第三导电材料1275-1的ald沉积工艺还可填充第一垂直开口。在一些实施例中，第三导电材料1275-1可与前一(例如第二)导电接触材料一起沉积以形成组合物分级接触材料。
122.如图12c及12d中展示，方法包含移除第三导电接触材料1275-1的一部分以使第三导电接触材料1275-1凹入。在一个实例中，移除工艺可使用ale工艺执行。然而，实施例不限
于此实例。在一个实例中，第三导电材料1275-1可凹回于图8c的水平开口833中以与第二导电材料1273-1形成电接触且具有约十(10)纳米(nm)的厚度。然而，实施例不限于此实例，而是可根据三节点水平存取装置的特定设计规则及/或尺寸设定大小来适当采用其它厚度。
123.图13a到13d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。图13a及13c是在存储节点(例如电容器单元)形成于在第二方向1305(d2)上沿着图纸的平面(例如沿着图8a中的切割线b-b')左右延伸的存储节点区1344中之后在水平存取装置区1342中进行源极/漏极集成的横截面侧视图。图13b及13d是在半导体制造工艺中的特定时间点在三节点水平定向的存取装置形成中进行源极/漏极集成的端视图。根据实施例，图13a到13d中说明的半导体制造工艺中的时间点可在图12a到12d中说明的结构及时间点之后。然而，实施例不限于此。
124.如图13a及13b中展示，方法可包含沉积与第三导电材料1375-1电接触的导电沟道材料1398，第三导电材料1375-1与第二导电材料1373-1电接触。在一个实例中，沉积导电沟道材料1398包括沉积简并半导体材料。如本文中使用，简并半导体材料希望意味着含有高度掺杂及掺杂剂(例如磷(p)、硼(b)等)之间的显著相互作用的半导体材料(例如多晶硅)。相比之下，非简并半导体含有适度掺杂，其中掺杂剂原子在半导体主晶格中彼此很好分离且相互作用可忽略。
125.在一个实例中，沉积导电沟道材料1398包括沉积具有高于后续导电材料的电子带隙的电子带隙的导电沟道材料1398。在一个实施例中，沉积导电沟道材料1398包括沉积具有高于第三导电材料1375-1的导带偏移且高于后续导电材料的导带偏移的导带偏移(例如，从注入电极(电容器单元的第一电极1361)的费米能级偏移)的导电沟道材料1398。此外，在一些实施例中，导电沟道材料1398可为金属材料。在一些实施例中，导电沟道材料1398可包括氧化铟(in2o3)或氧化铟锡(in
2-x
sn
x
o3)中的至少一者。导电沟道材料1398可具有高于后续导电材料(例如关于图14展示的导电材料1475-2)的电子带隙的电子带隙及高于后续导电材料的导带偏移的导带偏移。
126.在一些实施例中，具有反向沟道钝化的多层导电沟道材料可经沉积为导电沟道材料1398。举例来说，富铟(in)氧化铟镓锌(igzo)导电沟道材料1398经沉积以形成导电沟道材料1398的第一层，且相对于第一层的贫铟(in)材料接下来作为igzo导电沟道材料的部分沉积以形成泄漏抑制层。在一个实例中，相对于第一层的富镓(ga)层作为igzo导电沟道材料的部分沉积以形成泄漏抑制层。在一个实例中，相对于第一层的富锌(zn)层作为igzo导电沟道材料的部分沉积以形成泄漏抑制层。在一个实例中，氧化镓(gao
x
)层作为igzo导电沟道材料的部分沉积以形成泄漏抑制层。在一个实施例中，泄漏抑制层是氧化物层。用于使用ald工艺沟道区形成的一个实例经公开于具有至少一个共同发明者且标题为“垂直三维(3d)存储器的三节点存取装置中的沟道集成(channel integration in three-node access device for vertical three-dimensional(3d)memory)”的代理档案号为1013.0560001的共同申请、共同待决的第16/986,466号美国专利申请案中。所述美国专利申请案以其全文引用方式并入本文中。可使用其它合适半导体制造技术来形成导电沟道材料1398。
127.导电沟道材料1398可经沉积使得导电沟道材料1398填充整个开口且经沉积于开
口旁边的区域上，例如在图8a中的第一垂直开口871中。图13b说明半导体制造工艺的此特定阶段中的三节点水平存取装置形成的端视图。
128.在一个实例中，沉积导电沟道材料1398包括使用ald工艺填充第一水平开口以与第三导电材料1375-1形成电接触。如图13a及13b中展示，导电沟道材料1398的ald沉积工艺还可填充第一垂直开口。
129.如图13c及13d中展示，方法包含移除导电沟道材料1398的一部分以使导电沟道材料凹入。在一个实例中，移除工艺可使用ale工艺执行。然而，实施例不限于此实例。在一个实例中，导电沟道材料1398可凹回于图8c的水平开口833中以与第三导电材料1375-1形成电接触且具有约五十(50)纳米(nm)的长度(l)(例如图17中的1778)。然而，实施例不限于此实例，而是可根据三节点水平存取装置的特定设计规则及/或尺寸设定大小来适当采用导电沟道材料1375-1的其它长度(l)。
130.图14a到14d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。图14a及14c是在存储节点(例如电容器单元)形成于在第二方向1405(d2)上沿着图纸的平面(例如沿着图8a中的切割线b-b')左右延伸的存储节点区1444中之后在水平存取装置区1442中进行源极/漏极集成的横截面侧视图。图14b及14d是在半导体制造工艺中的特定时间点在三节点水平定向的存取装置形成中进行源极/漏极集成的端视图。根据实施例，图14a到14d中说明的半导体制造工艺中的时间点可在图13a到13d中说明的结构及时间点之后。然而，实施例不限于此。
131.图14a到14d、15a到15d、16a到16d中说明的源极/漏极集成方法可用于形成与三节点水平存取装置结构的数字线接触侧相关联的第二源极/漏极区。因而，为了方便而非通过限制，论述将第二源极/漏极称为数字线接触导电材料。
132.如图14a及14b中展示，方法可包含沉积与导电沟道材料(例如关于图13a到13d描述的沟道材料1398)电接触的第一数字线接触导电材料1475-2，导电沟道材料与第三导电材料1475-1电接触到早先形成的源极/漏极集成(例如第一源极/漏极区)。在一个实例中，沉积第一数字线接触导电材料1475-2包括沉积简并半导体材料。如本文中使用，简并半导体材料希望意味着含有高度掺杂及掺杂剂(例如磷(p)、硼(b)等)之间的显著相互作用的半导体材料(例如多晶硅)。相比之下，非简并半导体含有适度掺杂，其中掺杂剂原子在半导体主晶格中彼此很好分离且相互作用可忽略。
133.在一个实例中，沉积第一数字线导电材料1475-2包括沉积具有低于沟道材料(例如图13a到13d中的1398)的电子带隙的电子带隙的第一数字线导电材料。在一个实施例中，沉积第一数字线导电材料1475-2包括沉积具有在导电沟道材料1498的导带偏移与后续数字线接触导电材料的导带偏移中间的导带偏移(例如，从注入电极(在此实例中，图16a到16d中的数字线1699)的费米能级偏移)的第一数字线接触导电材料1475-2。
134.在一些实施例中，第一数字线接触导电材料1475-2可包括氧化铟(in2o3)或氧化铟锡(in
2-x
sn
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o3)中的至少一者。数字线接触导电材料1475-2可具有高于后续数字线接触导电材料(例如关于图15a到15d展示的数字线接触导电材料1573-2)的电子带隙的电子带隙及高于后续数字线接触导电材料的导带偏移的导带偏移。在一些实施例中，第一数字线接触导电材料1475-2的电子带隙可在导电沟道材料(例如图13a到13d中的1398)的电子带隙与
第一数字线导电材料1475-2电接触形成的后续数字线接触导电材料的电子带隙中间。
135.在一个实例中，沉积第一数字线接触导电材料1475-2包括沉积形成与氧化物半导体材料接触的导电氧化物的金属材料(例如层)。举例来说，在一个实施例中，沉积第一数字线接触导电材料1475-2包括沉积高度掺杂简并半导体。在一个实例中，沉积第一数字线接触导电材料1475-2包括沉积氧化铟(in2o3)组合物作为第一数字线接触导电材料1475-2。在一个实例中，沉积第一数字线接触导电材料1475-2包括沉积氧化铟锡(in
2-x
sn
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o3)组合物作为第一数字线接触导电材料1475-2。然而，实施例不限于这些实例。
136.第一数字线接触导电材料1475-2可经沉积使得第一数字线接触导电材料1475-2填充整个开口且经沉积于开口旁边的区域上，例如在图8a中的第一垂直开口871中。图14b说明半导体制造工艺的此特定阶段中的三节点水平存取装置形成的端视图。
137.在一个实例中，沉积第一数字线接触导电材料1475-2包括使用ald工艺填充第一水平开口。如图14a及14b中展示，第一数字线接触导电材料1475-2的ald沉积工艺还可填充第一垂直开口。在一些实施例中，数字线接触导电材料1475-2可具有组合物，其包括以变化比率或变化化学计量与igzo沟道材料组合的in、zn及ga中的一或多者。
138.如图14c及14d中展示，方法包含移除第一数字线接触导电材料1475-2的一部分以使第一导电接触材料凹入。在一个实例中，移除工艺可使用ale工艺执行。然而，实施例不限于此实例。在一个实例中，第一数字线接触导电材料1475-2可凹回于图8c的水平开口833中以与导电沟道材料形成电接触且具有约十(10)纳米(nm)的厚度。然而，实施例不限于此实例，而是可根据三节点水平存取装置的特定设计规则及/或尺寸设定大小来适当采用其它厚度。
139.图15a到15d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成(例如数字线接触导电材料)的实例方法。图15a及15c是在存储节点(例如电容器单元)形成于在第二方向1505(d2)上沿着图纸的平面(例如沿着图8a中的切割线b-b')左右延伸的存储节点区1544中之后在水平存取装置区1542中进行源极/漏极集成的横截面侧视图。图15b及15d是在半导体制造工艺中的特定时间点在三节点水平定向的存取装置形成中进行源极/漏极集成的端视图。根据实施例，图15a到15d中说明的半导体制造工艺中的时间点可在图14a到14d中说明的结构及时间点之后。然而，实施例不限于此。
140.如图15a及15b中展示，方法可包含沉积与第一数字线接触导电材料1575电接触的第二数字线接触导电材料1573-2，第一数字线接触导电材料1575与图13a到13d中的导电沟道材料1398电接触。在一个实例中，沉积第二数字线接触导电材料1573-2包括沉积简并半导体材料。如本文中使用，简并半导体材料希望意味着含有高度掺杂及掺杂剂(例如磷(p)、硼(b)等)之间的显著相互作用的半导体材料(例如多晶硅)。相比之下，非简并半导体含有适度掺杂，其中掺杂剂原子在半导体主晶格中彼此很好分离且相互作用可忽略。
141.在一个实例中，沉积第二数字线导电材料1573-2包括沉积具有低于第一数字线接触导电材料1575的电子带隙的电子带隙的第二数字线接触导电材料1573-2。在一个实施例中，沉积第二数字线接触导电材料1573-2包括沉积具有在第一数字线接触导电材料1575的导带偏移与后续数字线材料的导带偏移中间的导带偏移(例如，从注入电极(在此实例中，图16a到16d中的数字线1699)的费米能级偏移)的第二导电材料1573-2。此外，在一些实施
例中，第二数字线接触导电材料1573-2可为金属组合物材料。在一些实施例中，数字线接触导电材料1573-2可包括氧化铟(in2o3)或氧化铟锡(in
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o3)中的至少一者。第二数字线接触导电材料1573-2可具有高于后续数字线材料(例如关于图16展示的数字线材料1699)的电子带隙的电子带隙及高于后续数字线材料的导带偏移的导带偏移。
142.在一个实例中，沉积第二数字线接触导电材料1573-2包括沉积形成与氧化物半导体材料接触的导电氧化物的金属组合物材料(例如层)。举例来说，在一个实施例中，沉积第二数字线接触导电材料1573-2包括沉积高度掺杂简并半导体。在一个实例中，沉积第二数字线接触导电材料1573-2包括沉积氧化铟(in2o3)组合物作为第二数字线接触导电材料1573-2。在一个实例中，沉积第二数字线接触导电材料1573-2包括沉积氧化铟锡(in
2-x
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o3)组合物作为第二数字线接触导电材料1573-2。然而，实施例不限于这些实例。
143.第二数字线接触导电材料1573-2可经沉积使得第二数字线接触导电材料1573-2填充整个开口且经沉积于开口旁边的区域上，例如在图8a中的第一垂直开口871中。图15b说明半导体制造工艺的此特定阶段中的三节点水平存取装置形成的端视图。
144.在一个实例中，沉积第二数字线接触导电材料1573-2包括使用ald工艺填充第一水平开口以与第一数字线接触导电材料1575形成电接触。如图15a及15b中展示，第二数字线接触导电材料1573-2的ald沉积工艺还可填充第一垂直开口。
145.如图15c及15d中展示，方法包含移除第二数字线接触导电材料1573-2的一部分以使第二数字线接触导电材料1573-2凹入。在一个实例中，移除工艺可使用ale工艺执行。然而，实施例不限于此实例。在一个实例中，第二数字线接触导电材料1573-2可凹回于图8c中的水平开口833中以与第一数字线接触导电材料1575-2形成电接触且具有约十(10)纳米(nm)的厚度。然而，实施例不限于此实例，而是可根据三节点水平存取装置的特定设计规则及/或尺寸设定大小来适当采用其它厚度。
146.图16a到16d说明根据本公开的数个实施例的用于在半导体制造工艺中的特定时间点在三节点水平定向的存取装置中进行源极/漏极集成的实例方法。在一个实例中，图16a到16d说明用于形成到第二数字线接触导电材料的数字线接触件1699的实例方法。数字线1699可形成到三节点水平定向的存取装置的类似于图1到3中展示的数字线107、207及307的水平定向的数字线。
147.图16a及16c是在存储节点(例如电容器单元)形成于在第二方向1605(d2)上沿着图纸的平面(例如沿着图8a中的切割线b-b')左右延伸的存储节点区1644中之后在水平存取装置区1642中进行源极/漏极集成的横截面侧视图。图16b及16d是在半导体制造工艺中的特定时间点在三节点水平定向的存取装置形成中进行源极/漏极集成的端视图。根据实施例，图16a到16d中说明的半导体制造工艺中的时间点可在图15a到15d中说明的结构及时间点之后。然而，实施例不限于此。
148.如图16a及16b中展示，方法可包含沉积与第二数字线接触导电材料1673-2电接触的数字线材料1699，第二数字线接触导电材料1673-2与第一数字线接触导电材料1675-2电接触。在一个实例中，沉积数字线材料1699包括沉积金属数字线材料1699。
149.举例来说，沉积数字线材料1699可包括沉积含钌(ru)数字线材料1699。在一个实例中，沉积数字线材料1699包括沉积含钼(mo)的材料。在一个实例中，沉积数字线材料1699包括沉积含镍(ni)材料。在一个实例中，沉积数字线材料1699包括沉积含钛(ti)材料。在一
个实例中，沉积数字线材料1699包括沉积含铜(cu)材料。在一个实例中，沉积数字线材料1699包括沉积含锡(sn)材料。然而，实施例不限于这些实例。
150.在一个实例中，沉积数字线材料1699包括使用ald工艺填充剩余第一水平开口(例如图8c中的833)以与第二数字线接触导电材料1673-2形成电接触。如图16a到16d中展示，数字线材料1699的ald沉积工艺还可填充第一垂直开口(例如图8a中的871)。
151.在一些实施例中，垂直定向的存取线1640-3可经形成以具有大于垂直定向的存取线1640-3的在第二方向(d2)1605上水平延伸的水平长度(l)1678的宽度(w)1679。在一些实施例中，例如图16c中展示，垂直定向的存取线1640-3的长度(l)1678-2可与多层数字线接触导电材料(例如1675-2)及单元侧上的多层源极/漏极区(例如1675-1)两者水平重叠。在一些实施例中，数字线材料1699经集成以与数字线接触导电材料1673-2形成电接触。垂直存取线1640-3(例如字线(wl))可经集成以与导电沟道材料对置且通过栅极电介质与其分离以形成没有主体接触的存储器单元的三节点存取装置。
152.根据本文中描述的源极/漏极集成实施例，垂直定向的存取线1640-3(类似于图1到3中展示的存取线103、203及303)可经形成以具有较短长度1678-1(l)，这是由于材料及技术向三节点水平定向的存取装置提供较低关断电流(ioff)。在图16a中展示的实例实施例中，垂直存取线1640-3可具有小于沟道材料(例如关于图13展示的沟道材料1398)的在第二方向(d2)1605上延伸的水平长度的长度1678-1(l)。因此，垂直定向的存取线1640-3可与多层数字线接触导电材料1675-2及多层源极/漏极区1675-1的第n层(在电容器单元侧上)两者水平欠叠。
153.图17说明根据本公开的实施例的耦合到垂直三维(3d)存储器的水平定向的存储节点1744的三节点水平定向的存取装置1742。在图17中，三节点水平定向的存取装置1742被说明为在第二方向(d2)1705上在图纸的平面中左右延伸。水平定向的存取装置1742被说明为具有与水平定向的存储节点1744(例如电容器单元)的第一电极1761(例如底部电极)电接触的第一多层源极/漏极区1798-1a。存储节点1744可包括电容器单元，其具有电耦合到三节点存取装置1742的第一源极/漏极区1798-1a的第一水平定向电极1761及通过单元电介质1763与第一水平定向电极1761分离的第二电极1756。在一些实施例中，水平定向的存储节点1744在与第一源极/漏极区1798-1a等高的相同平面上与三节点存取装置1742的第一源极/漏极区1798-1a直接电接触。
154.沟道区1798-1b被说明为与第一源极/漏极区1798-1a电接触。垂直定向的存取线1740-3与沟道区1798-1b对置且通过栅极电介质与其分离。垂直定向的存取线1740-2由指示垂直定向的存取线被设置为进出图纸的平面的虚线说明。根据特定设计规则，垂直定向的存取线1740可在第二方向(d2)1705上延伸得比沟道区更长及/或更短，例如具有源极/漏极重叠及/或欠叠。
155.第二源极/漏极区1798-1c(例如多层数字线接触导电材料)被说明为与沟道区1798-1b电接触且与延伸进出图纸的平面的水平定向的数字线1799电接触且经集成到水平定向的数字线1799。在一些实施例中，第一及第二源极/漏极区1798-1a/c可由按变化比率或变化化学计量组合到igzo沟道材料的铟(in)、锌(zn)及镓(ga)中的一或多者形成。
156.如图17中展示，水平定向的存取装置1742及水平定向的存储节点1744可通过层间电介质材料1780沿着第二方向(d2)1705与相邻存储器单元水平间隔且可通过电介质层
1730-1及1730-2与三维(3d)存储器中的堆叠相邻单元垂直间隔。在一些实施例中，水平定向的数字线1799可经集成以与多层第二源极/漏极区1798-1c形成电接触。多层第一源极/漏极区1798-1a可包含与三节点存取装置1742的存储节点形成电接触的第一导电材料。在一些实施例中，与沟道材料1798-1b对置且通过栅极电介质与其分离的垂直定向的存取线可经集成以形成没有主体接触的存储器单元的三节点存取装置1742。在一些实施例中，水平定向的数字线1799在与第二源极/漏极区1798-1c等高的相同平面上与三节点存取装置1742的第二源极/漏极区1798-1c直接电接触。
157.图18是根据本公开的数个实施例的呈包含存储器装置1803的计算系统1800形式的设备的框图。如本文中使用，存储器装置1803、存储器阵列1810及/或主机1802也可单独被视为“设备”。根据实施例，存储器装置1802可包括具有垂直三维(3d)存储器的三节点存取装置的至少一个存储器阵列1810，如本文中已描述。
158.在此实例中，系统1800包含经由接口1804耦合到存储器装置1803的主机1802。计算系统1800可为个人膝上型计算机、桌面计算机、数码相机、移动电话、存储器卡读取器或物联网(iot)启用装置及各种其它类型的系统。主机1802可包含能够存取存储器1803的数个处理资源(例如一或多个处理器、微处理器或某一其它类型的控制电路系统)。系统1800可包含单独集成电路，或主机1802及存储器装置1803两者可在相同集成电路上。举例来说，主机1802可为包括多个存储器装置1803的存储器系统的系统控制器，其中系统控制器1805通过另一处理资源(例如中央处理单元(cpu))提供对相应存储器装置1803的存取。
159.在图18中展示的实例中，主机1802负责执行操作系统(os)及/或可加载到其(例如，从存储器装置1803经由控制器1805)的各种应用程序(例如过程)。os及/或各种应用程序可通过将来自主机1802的存取命令提供到存储器装置1803以存取包括os及/或各种应用程序的数据来从存储器装置1803加载。主机1802还可通过将存取命令提供到存储器装置1803以检索用于执行os及/或各种应用程序的数据来存取由os及/或各种应用程序利用的所述数据。
160.为清楚起见，系统1800已被简化以集中于与本公开特定相关的特征。存储器阵列1810可为包括三维(3d)存储器的至少一个三节点存取装置的dram阵列、sram阵列、stt ram阵列、pcram阵列、tram阵列、rram阵列、nand快闪阵列及/或nor快闪阵列。举例来说，存储器阵列1810可为非屏蔽dl 4f2阵列，例如3d-dram存储器阵列。阵列1810可包括布置成通过字线(其在本文中可称为存取线或选择线)耦合的行及通过数字线(其在本文中可称为感测线或数据线)耦合的列的存储器单元。尽管图1中展示单个阵列1810，但实施例不限于此。例如，存储器装置1803可包含数个阵列1810(例如dram单元的数个存储体)。
161.存储器装置1803包含用于锁存经由接口1804提供的地址信号的地址电路系统1806。接口可包含例如采用合适协议的物理接口(例如数据总线、地址总线及命令总线或组合式数据/地址/命令总线)。此协议可为自定义或专有的，或接口1804可采用标准化协议，例如外围组件互连高速(pcie)、gen-z、ccix或类似物。地址信号由行解码器1808及列解码器1812接收及解码以存取存储器阵列1810。数据可通过使用感测电路系统1811感测感测线上的电压及/或电流变化来从存储器阵列1810读取。感测电路系统1811可包括例如可读取及锁存来自存储器阵列1810的一页(例如一行)数据的感测放大器。i/o电路系统1807可用于经由接口1804与主机1802双向数据通信。读取/写入电路系统1813用于将数据写入到存
储器阵列1810或从存储器阵列1810读取数据。作为实例，电路系统1813可包括各种驱动器、锁存电路系统等。
162.控制电路系统1805解码由主机1802提供的信号。信号可为由主机1802提供的命令。这些信号可包含芯片启用信号、写入启用信号及地址锁存信号，其用于控制对存储器阵列1810执行的操作，包含数据读取操作、数据写入操作及数据擦除操作。在各个实施例中，控制电路系统1805负责执行来自主机1802的指令。控制电路系统1805可包括状态机、序列器及/或某一其它类型的控制电路系统，其可依硬件、固件或软件或三者的任何组合的形式实施。在一些实例中，主机1802可为存储器装置1803外部的控制器。举例来说，主机1802可为经耦合到计算装置的处理资源的存储器控制器。
163.术语“半导体”可指代例如材料、晶片或衬底，且包含任何基本半导体结构。应理解，“半导体”包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂及未掺杂半导体、由基本半导体结构支撑的外延硅及其它半导体结构。此外，当参考上文描述中的半导体时，先前工艺步骤可已用于在基本半导体结构中形成区/结，且术语“半导体”可包含含有此类区/结的底层材料。
164.本文中的图遵循编号惯例，其中首位或前几位数字对应于图号且剩余数字识别图式中的元件或组件。不同图之间的类似(例如相同)元件或组件可通过使用类似数字来识别。应了解，本文各种实施例中展示的元件可经添加、交换及/或消除以提供本公开的数个额外实施例。另外，应了解，图中提供的元件的比例及相对尺度希望说明本公开的实施例，且不应被视为意在限制。
165.如本文中使用，“数个”或“一定量”某物可指代一或多个此类事物。举例来说，数个或一定量存储器单元可指代一或多个存储器单元。“多个”某物希望是两个或两个以上。如本文中使用，同时执行多个动作指代动作在特定时段内至少部分重叠。如本文中使用，术语“耦合”可包含电耦合、无介入元件的直接耦合及/或直接连接(例如，通过直接物理接触)、使用介入元件的间接耦合及/或连接或无线耦合。术语“耦合”可进一步包含彼此共同合作或相互作用的两个或两个以上元件(例如，呈因果关系)。耦合于两个元件之间的元件可在两个元件之间且经耦合到两个元件中的每一者。
166.应认识到，术语“垂直”考虑由常规制造、测量及/或组装变化导致的从“恰好”垂直变化，且所属领域的一般技术人员应了解术语“垂直”意味着什么。举例来说，垂直可对应于z方向。如本文中使用，当特定元件“邻近”另一元件时，特定元件可覆盖另一元件，可在另一元件之上或横向于另一元件，及/或可直接物理接触另一元件。“横向于”可指代例如可垂直于z方向的水平方向(例如y方向或x方向)。
167.尽管本文已说明及描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可代替所展示的特定实施例。本公开希望涵盖本公开的各个实施例的调适或变化。应理解，以说明性方式而非限制性方式进行上文描述。所属领域的技术人员将在检阅上文描述之后明白上文实施例的组合及本文中未明确描述的其它实施例。本公开的各个实施例的范围包含其中使用上文结构及方法的其它应用。因此，应参考所附权利要求书及此权利要求书有权获得的等效物的全范围来确定本公开的各个实施例的范围。