一种瞬态抑制二极管及其制造方法与流程

1.本发明涉及二极管技术领域，具体涉及一种瞬态抑制二极管及其制造方法。


背景技术：

2.瞬态抑制二极管被广泛应用于半导体及敏感器件的保护，通常用于二级保护，如用在气体放电管之后的二级保护，也可直接用于电路的一级保护。
3.作为基础的电路元件，二极管的市场需求量非常大，早期整流管以低端的oj工艺为主，价格非常低，但酸洗对环境污染较大，随着国家环保政策的收紧，oj工艺逐渐被淘汰，各厂家纷纷切为gpp(含铅)工艺的芯片，但此工艺的钝化工艺含铅，对环保也造成一定的影响。
4.但随着技术进步，欧盟rohs指令对器件用铅的豁免随时失效，无铅钝化及无铅焊接作为技术瓶颈，是急需解决的工艺问题。


技术实现要素：

5.本发明主要解决的技术问题是现有的瞬态抑制二极管缺少无铅制造工艺的问题。
6.根据第一方面，一种实施例中提供一种瞬态抑制二极管的制造方法，其特征在于，包括：
7.提供一基材，对基材的正面进行重掺杂，形成n型重掺杂层，基材为n型基材；
8.对基材的背面的第一区域进行p型轻掺杂，形成p型轻掺杂层；
9.对基材的背面上，除第一区域以外的第二区域，进行p型重掺杂，形成p型重掺杂层；
10.对基材的正面进行图案化处理，图案化形状与第一区域对应，去除对应的n型重掺杂层、部分基材以及部分p型轻掺杂层，从而形成暴露p型轻掺杂层的沟槽；
11.在沟槽上形成钝化层。
12.根据第二方面，一种实施例中提供一种瞬态抑制二极管，采用第一方面所述的制造方法制造。
13.依据上述实施例的瞬态抑制二极管及其制造方法，由于对基材的正面进行重掺杂，形成n型重掺杂层；对基材的背面的第一区域进行p型轻掺杂，形成p型轻掺杂层；对基材的背面上，除第一区域以外的第二区域，进行p型重掺杂，形成p型重掺杂层；对基材的正面进行图案化处理，图案化形状与第一区域对应，去除对应的n型重掺杂层、部分基材以及部分p型轻掺杂层，从而形成暴露p型轻掺杂层的沟槽；在沟槽上形成钝化层。可见，采用上述制造方法，由于p型重掺杂层的掺杂浓度高，p型轻掺杂层的掺杂浓度低，因此，p型重掺杂层与n型基材的交界形成的p+/n结的击穿电压低于p型轻掺杂层与n型基材的交界形成的p-/n结的击穿电压。因此，在高电压冲击上述瞬态抑制二极管时，首先在p+/n结处击穿，也就是说，p-/n结承受的电压较小，钝化层在不使用传统的铅系玻璃钝化的情况下，也可满足p-/n结需要的钝化保护要求。
附图说明
14.图1为现有gpp工艺制造的瞬态抑制二极管的结构示意图；
15.图2为一种实施例的一种瞬态抑制二极管的制造方法的流程示意图；
16.图3至图14一种实施例的一种瞬态抑制二极管的制造方法的过程示意图。
17.附图标记：1-基材；100-瞬态抑制二极管；101-沟槽；110-第一区域；2-n型重掺杂层；3-p型重掺杂层；31-p型轻掺杂层；301-第一介质层；302-第一窗口；4-钝化层；5-第一电极；6-第二电极；7-第一导电层；8-第二导电层。
具体实施方式
18.下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本技术能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本技术相关的一些操作并没有在说明书中显示或者描述，这是为了避免本技术的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
19.另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
20.本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本技术所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。
21.如图1所示，现有的gpp工艺制造的瞬态抑制二极管，其采用玻璃钝化的方式形成钝化层4。由于铅系玻璃的热膨胀系数已做得非常小，达35～37左右，与硅的热膨胀系数基本一致，因此，由gpp工艺制造瞬态抑制二极管基本上采用铅元素为主的铅系玻璃进行钝化。其中，图1所示的瞬态抑制二极管包括n型硅基材1、n型重掺杂层2、p型重掺杂层3、钝化层4、第一电极5以及第二电极6。由于n型硅基材1与p型重掺杂层3之间形成的p+/n结击穿电压小，因此，需要采用铅系玻璃进行钝化保护，虽然存在锌系玻璃，但是锌系玻璃钝化工艺难度大，成本高。同时，含pbo的铅系玻璃具有良好的化学稳定性，同时还降低玻璃的软化点和增强了玻璃的流动性，因此被广泛的使用。鉴于铅元素的不足之处，急需一种无铅的瞬态抑制二极管及其制造方法。所谓“无铅”，并非绝对的百分百禁绝铅的存在，而是要求铅含量必须减少到低于1000ppm(《0.1％)的水平，同时意味着电子制造必须符合无铅的组装工艺要求。“电子无铅化”也常用于泛指包括铅在内的六种有毒有害材料的含量必须控制在1000ppm的水平内。铅是一种多亲和性材料，不仅污染水源，而且对土壤和空气都可能产生污染与破坏。环境一旦受到铅的污染，其治理的难度、周期、经费都十分巨大。
22.实施例一
23.如图2所示，本实施例提供一种瞬态抑制二极管的制造方法，包括：
24.步骤10：如图3所示，提供一基材1，对基材1的正面进行重掺杂，形成n型重掺杂层
2，基材1为n型基材。其中，本实施例中所述的正面，为形成沟槽101并进行划片的一面。在实际生产中，基材1多为n型硅片。
25.例如，采用扩散的方式，对基材1进行单面扩散磷元素，可以采用温度为1050℃-1150℃，时长为1小时-3小时的扩散工艺参数，最终形成n型重掺杂层2。当然也可以采用其他可能实现的掺杂方式，或者其他可用的掺杂元素进行掺杂。
26.步骤20：如图4所示，对基材1的背面的第一区域110进行p型轻掺杂，形成p型轻掺杂层31。
27.如图5a、图5b与图6所示，第一区域110与所要制造的瞬态抑制二极管的外形轮廓相关联，当需要制造的瞬态抑制二极管的外形轮廓为正方形(如图示中的虚线框a)，此时第一区域110的外形可以为井字形、口字型以及田字形等形状。第一区域110的两个平行边线之间中心线，与瞬态抑制二极管的边缘重合。也就是说，当瞬态抑制二极管的外形为圆形时，第一区域110的外形对应为圆形。具体的外形根据需要制造的瞬态抑制二极管外形设计。
28.在芯片制造工艺中，一般需要通过划片将每片芯片分离出来，为了减少划片工序的工作量，也为了提高材料利用率，一般芯片与芯片之间为紧邻的关系。此时，第一区域110的形状为网格状，网格的外形为密堆积，如正方形或正六边形。如图6所述，当不考虑上述加工成本时，第一区域110的形状与瞬态抑制二极管相同，第一区域110的投影覆盖瞬态抑制二极管的边缘，此时第一区域110为口字形。
29.第一区域110的两个平行边线之间的宽度(简称为第一区域110的宽度)，需要根据芯片的实际生产尺寸确定，例如，当芯片的尺寸为50mil-80mil时，第一区域110的宽度可以为5mil-8mil。
30.在一种可能的实现方式中，如图7所示，上述步骤20可以包括：
31.步骤21：在基材1的背面形成第一介质层301，对第一介质层301进行图案化处理，得到第一窗口302，第一窗口302对应第一区域110。
32.其中，第一介质层301可以是光刻胶层，也可以是硬掩模层，硬掩模层的材料可以选用氮化硅或氧化硅，当硬掩模层为氧化硅层时，可以采用氢氧合成或化学气相沉积等方法形成氧化硅层。随后采用光刻以及boe(buffered oxide etch)进行刻蚀。
33.步骤22：通过第一窗口302，对基材1的背面的第一区域110进行p型轻掺杂，形成p型轻掺杂层31。
34.例如，p型轻掺杂可以是采用具有硼元素或铝元素的掺杂源来进行掺杂，具体地，在基材1的背面的第一区域110，形成覆盖基材1的乳胶硼源或在第一窗口对应位置沉积铝金属，再通过高温扩散的方式实现掺杂。其中，扩散工艺参数可以是温度为1100℃-1270℃，硼的扩散时长为60小时-100小时，铝的扩散时长为5小时-10小时。由此铝元素或硼元素通过第一窗口302位置，向基材1内扩展，最终形成需要的p型轻掺杂层31。
35.步骤30：如图8所示，对基材1的背面上(上述背面为上述正面相对的一面)，除第一区域110以外的第二区域，进行p型重掺杂，形成p型重掺杂层3。第二区域至少覆盖单片芯片的背面除第一区域以外的区域。
36.其中，p型轻掺杂层31的掺杂深度大于p型重掺杂层3的掺杂深度，由此保证，在基材1正面形成沟槽101时，暴露在沟槽101中的为p型轻掺杂层31与n型基材之间的交界，也可
以理解为p-/n结。具体地，可以在此硅片表面覆盖乳胶硼源，通过高温扩散，扩散工艺参数可以是温度为1100℃-1270℃，硼的扩散时长为12小时-30小时，使得硼元素在基材1的背面形成一层p型重掺杂层3。在进行p型重掺杂层3的扩散时，可以重新对基材1的背面的第一区域110进行掩蔽，对除第一区域110以外的第二区域进行p型重掺杂。此时光刻的图案与上述p型轻掺杂的图案互补。
37.例如，p型轻掺杂层31的掺杂源可以包括硼或铝元素；p型重掺杂层3的掺杂源可以包括硼元素。当p型轻掺杂层31的掺杂源以及p型重掺杂层3的掺杂源均包括硼元素时，p型轻掺杂层31的第一掺杂时长大于p型重掺杂层3的第二掺杂时长。通过控制掺杂的时间，可以控制p型轻掺杂层31与p型重掺杂层3的掺杂深度关系(上述深度方向为图示的上下方向)。或者是，p型轻掺杂层31的掺杂源采用的铝金属，此时，由于铝的扩散速度远高于硼的扩散速度，可以实现在更短的时间内，实现p型轻掺杂层31的形成，有利于提高芯片的制造效率。
38.步骤40：如图9所示，对基材1的正面进行图案化处理，图案化形状与第一区域110对应，去除对应的n型重掺杂层2、部分基材1以及部分p型轻掺杂层31，从而形成暴露p型轻掺杂层31的沟槽101。沟槽101最大宽度可以为7mil-10mil。上述与第一区域110对应关系为，两者的中心线重合。
39.在一种可能的实现方式中，上述对基材1的正面进行图案化处理可以包括：
40.步骤41：在基材1的正面形成光刻胶层，显影，形成第二窗口，第二窗口与第一区域110对应。
41.步骤42：通过第二窗口，对基材1的正面进行图案化处理。例如，通过低温(10℃以下)混合酸(如体积比为氢氟酸:浓硝酸:冰乙酸＝5：3：3的混合酸)腐蚀出沟槽101。形成暴露p型轻掺杂层31的沟槽101中，p型轻掺杂层31暴露的宽度大于第一预设宽度，如80微米，上述宽度的方向，为图9中的左右方向。
42.步骤50：如图10所示，在沟槽101上形成钝化层4。
43.与现有的gpp工艺不同，本技术提供的钝化层4，为不包含铅元素的钝化层4(有可能存在微量铅杂质)，也就是说不采用铅系玻璃作为钝化层4材料，比如钝化层4的材料可以为二氧化硅，以及氮化硅、半绝缘多晶硅和聚酰亚胺中一种或多种。
44.例如，当钝化层4包括二氧化硅层时，在沟槽101上形成钝化层4包括：
45.采用热氧化在沟槽101上形成二氧化硅层。由于基材1为n型硅，通过热氧化即可形成二氧化硅层，通过控制热氧化的温度与时间，可以控制二氧化硅层的厚度。当然也可以采用化学气相沉积等方式形成，但是采用热氧化的方式，工艺更为简单，成本更低。
46.又例如，当钝化层4包括二氧化硅层，钝化层4还包括氮化硅层和半绝缘多晶硅层中至少一个时，在沟槽101上形成钝化层4包括：
47.在沟槽101上，采用低压化学气相沉积形成氮化硅层和半绝缘多晶硅层中至少一个；在氮化硅层或半绝缘多晶硅层上，采用热氧化或低压化学气相沉积形成二氧化硅层。
48.也就是说，此时钝化层4为多介质层的叠层结构，具体采用热氧化还是低压化学气相沉积形成二氧化硅层，可以根据实际的设备条件；而采用热氧化的方式成本相对更低。
49.具体地，为了降低本技术提供的瞬态抑制二极管的制造成本以及工艺复杂程度，钝化层4包括二氧化硅层，基材1为n型硅；或钝化层4包括二氧化硅层，基材1为n型硅；钝化
层4还包括氮化硅层和半绝缘多晶硅层中至少一个，氮化硅层或半绝缘多晶硅层形成在二氧化硅层与沟槽101之间。由此，二氧化硅层可以通过二氧化碳的方式形成，以控制制造成本。
50.为了进一步提高产品稳定性，还可以采用选择性光刻工艺或印刷工艺在二氧化硅层上形成聚合物层，由此实现缓冲保护作用。也就是说，钝化层4可以还包括聚合物层，上述聚合物层电绝缘，且聚合物层的热分解温度大于200℃；聚合物层形成在二氧化硅层上，或聚合物层为聚酰亚胺层。聚合物层需要一定的耐高温以及电绝缘性能，以满足瞬态抑制二极管的应用环境要求。
51.步骤60：如图11所示，分别在n型重掺杂层2以及p型重掺杂层3的表面形成电极，上述电极包括第一电极5以及第二电极6；或如图12所示，分别在n型重掺杂层2以及p型重掺杂层3的表面形成导电层，上述导电层可以为合金层和/或金属层；导电层包括第一导电层7以及第二导电层8。
52.例如，用金属蒸发设备，在硅片的n型重掺杂层2表面焊接窗口及p型重掺杂层3表面蒸发铝钛镍银或钛镍银或钛镍银锡金属层并通过真空合金(温度390-500℃)，使金属与基材1形成欧姆接触。
53.或通过化学镀镍法沉积镍层并通过高温(520-580℃/0.5h)形成合金层，并在合金层表面再化学镀一层镍，使表面形成可焊的金属层。或者是采用现有的任一种方式形成电极或导电层，但是电极或导电层的材料为不包括铅元素的材料。
54.步骤70：如图13与图14所示，沿沟槽101的中心线进行划片，得到瞬态抑制二极管100。例如，通过砂轮划片机或激光划片机，沿着沟槽101中心线将芯片切割成一颗一颗独立的芯片。
55.通过上述制造方法，可以得到如图13与图14所示的瞬态抑制二极管100。
56.可见，通过在基材1的背面进行两次扩散，实现基材1背面形成p型轻掺杂层31与p型重掺杂层3，增加了p型轻掺杂层31与n型基材的交界面积，也就是增加了pn结面积，从而提高了瞬态抑制二极管100的通电流能力。
57.一方面，由于p型重掺杂层3的掺杂浓度高，p型轻掺杂层31的掺杂浓度低，因此，p型重掺杂层3与n型基材的交界形成的p+/n结的击穿电压低于p型轻掺杂层31与n型基材的交界形成的p-/n结的击穿电压。因此，在高电压冲击上述瞬态抑制二极管100时，首先在p+/n结处击穿，因此p-/n结承受的电压较小。换而言之，采用本技术提供的钝化层4，即可满足p-/n结需要的钝化保护要求。而且，本技术提供的钝化层4，可以为多层叠层结构，由此实现多重钝化保护。
58.另一方面，本技术提供的钝化层4的材料为无铅材料，具体可以包括二氧化硅，还可以包括氮化硅以及半绝缘多晶硅，而且在上述基础上，还可以包括聚酰亚胺，上述材料的纯净物均不含铅元素。而且上述材料与硅基材的结合应力小，较于铅系玻璃钝化，具有更高的可靠性，也更加环保。
59.以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。