技术特征：
1.一种像素电路，其特征在于，包括：包括导电元件的互连结构；绝缘层，在所述互连结构的表面上并且与所述表面接触，所述导电元件与所述表面共面；开口，穿过所述绝缘层到达所述导电元件；侧壁，延伸远离所述导电元件；电极，在所述导电元件上并且与所述导电元件接触、在所述侧壁上以及在所述绝缘层的表面上；以及膜，在所述电极上、在所述开口中以及在所述绝缘层的所述表面上，所述膜被配置为当在所述像素电路的工作波长处的射线到达所述像素电路时，将光子转换成电子-空穴对。2.根据权利要求1所述的像素电路，其特征在于，所述互连结构包括半导体衬底，所述电极完全覆盖在所述开口的底部中的所述导电元件，以及所述膜包括胶体量子点。3.一种半导体器件，其特征在于，包括：衬底；互连结构，在所述衬底上，所述互连结构包括：第一绝缘层，具有第一表面；导电元件，具有第二表面，所述第二表面与所述第一绝缘层的所述第一表面共面；第二绝缘层，在所述互连结构上，所述第二绝缘层具有第三表面；开口，穿过所述第二绝缘层到达所述导电元件；所述第二绝缘层的侧壁与所述导电元件对齐，并且延伸远离所述导电元件；第一电极，在所述第二绝缘层的所述第三表面上、在所述侧壁上以及在所述开口中的所述导电元件上；以及感光膜，在所述第一电极上、在所述开口中以及在所述第二绝缘层的所述第三表面上。4.根据权利要求3所述的半导体器件，其特征在于，所述导电元件在第一方向上具有第一尺寸，所述开口在所述第一方向上具有第二尺寸，所述第二尺寸小于所述第一尺寸，以及所述第一电极在所述第一方向上包括第三尺寸，所述第三尺寸大于所述第一尺寸。5.根据权利要求4所述的半导体器件，其特征在于，所述第一电极在与所述第一方向横切的第二方向上包括第四尺寸，所述开口在所述第二方向上包括第五尺寸，所述第五尺寸比所述第四尺寸大至少十倍，以及所述膜包括第六尺寸，所述第六尺寸比所述第五尺寸大至少两倍。6.根据权利要求3所述的半导体器件，其特征在于，进一步包括在所述膜上的第二电极，所述第一电极包括第一端和第二端，所述第一端与所述第二绝缘层的所述第三表面交叠，并且所述第二端与所述第二绝缘层的所述第三表面交叠，所述第一端以及所述第二端比所述导电元件的端部距所述侧壁更远。7.根据权利要求3所述的半导体器件，其特征在于，所述衬底包括半导体层，并且多个cmos组件被形成在所述半导体层中并且与所述半导体层相邻，以及所述互连结构被电耦合至所述cmos组件。
技术总结
本公开涉及像素电路以及半导体器件。一种像素电路，其特征在于，包括：包括导电元件的互连结构；绝缘层，在互连结构的表面上并且与表面接触，导电元件与表面共面；开口，穿过绝缘层到达导电元件；侧壁，延伸远离导电元件；电极，在导电元件上并且与导电元件接触、在侧壁上以及在绝缘层的表面上；以及膜，在电极上、在开口中以及在绝缘层的表面上，膜被配置为当在像素电路的工作波长处的射线到达像素电路时，将光子转换成电子-空穴对。利用本公开的实施例，膜分层或破裂的风险为零或几乎为零。分层或破裂的风险为零或几乎为零。分层或破裂的风险为零或几乎为零。
技术研发人员：T
受保护的技术使用者：意法半导体（克洛尔2）公司
技术研发日：2021.03.30
技术公布日：2022/1/25