一种屏蔽栅MOSFET的制作方法

一种屏蔽栅mosfet
技术领域
1.本技术涉及半导体器件技术领域，具体涉及一种屏蔽栅mosfet。


背景技术：

2.屏蔽栅mosfet(金氧半场效晶体管metal-oxide-semiconductor field-effect transistor,mosfet)在控制栅之下引入了屏蔽栅，避免了控制栅和漂移区的直接接触，因而大大减小了栅漏电容。但是，由于屏蔽栅连接源极电位，控制栅和屏蔽栅之间会产生一个新的栅源电容，因此造成了栅源电容的增大，从而使屏蔽栅mosfet响应变慢。


技术实现要素：

3.鉴于此，本技术提供了一种屏蔽栅mosfet，以解决现有的屏蔽栅mosfet在降低了栅漏电容后却具有较高的栅源电容而导致屏蔽栅mosfet响应变慢的问题。
4.本技术实施例提供的一种屏蔽栅mosfet，包括第一导电类型的漂移区、位于所述漂移区的顶部的沟槽以及位于所述沟槽的两侧的第二导电类型的体区；所述沟槽内设有栅极和屏蔽栅，所述栅极位于所述屏蔽栅的上方，所述体区的顶部靠近所述栅极的一侧设有第一导电类型的第一掺杂区；所述第一掺杂区的顶面设有源极，所述体区连接所述源极；所述屏蔽栅连接所述源极；所述栅极与所述第一掺杂区之间设有第一氧化层，所述栅极与所述体区之间设有栅氧化层，所述屏蔽栅与所述沟槽的内壁之间设有第二氧化层，所述栅极、所述第一氧化层和所述源极的顶面平齐，其中，所述第一氧化层的厚度大于所述栅氧化层的厚度。
5.可选的，所述第一掺杂区的结深大于或等于所述第一氧化层在所述沟槽中的深度。
6.可选的，所述体区的结深小于或等于所述栅极在所述沟槽中的深度。
7.可选的，所述第一氧化层的厚度小于或等于所述第二氧化层的厚度。
8.可选的，所述栅极与所述屏蔽栅之间设有第三氧化层，所述第三氧化层的厚度大于所述第二氧化层的厚度。
9.可选的，所述体区的顶部还设有第二导电类型的第二掺杂区，所述体区通过所述第二掺杂区和所述源极连接。
10.可选的，所述第二掺杂区与所述第一掺杂区相邻设置，或者所述第二掺杂区从所述第一掺杂区的中间穿过。
11.可选的，所述屏蔽栅mosfet还包括第四氧化层；所述第四氧化层位于所述栅极的顶面，将所述源极和所述栅极隔离。
12.可选的，所述漂移区的底面设有第一导电类型的第三掺杂区；所述第三掺杂区的底面设有漏极。
13.可选的，所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
14.本技术实施例的屏蔽栅mosfet，包括第一导电类型的漂移区、位于漂移区的顶部的沟槽以及位于沟槽的两侧的第二导电类型的体区；体区的顶部靠近栅极的一侧设有第一导电类型的第一掺杂区；第一掺杂区的顶面设有源极，并且体区连接源极；沟槽内设有栅极和屏蔽栅，栅极位于屏蔽栅的上方，屏蔽栅连接源极；栅极与第一掺杂区之间设有第一氧化层，栅极与体区之间设有栅氧化层，屏蔽栅与沟槽的内壁之间设有第二氧化层，栅极、第一氧化层和源极的顶面平齐，其中，第一氧化层的厚度大于栅氧化层的厚度。本技术实施例的屏蔽栅mosfet，通过采用屏蔽栅将栅极与漂移区隔离，避免了栅极与n-漂移区直接接触，可以大大减小栅漏电容，同时通过在作为源区的第一掺杂区和栅极之间引入厚氧化层，即第一氧化层，相当于增大了栅极与第一掺杂区(源区)之间的距离，使栅源电容减小。因此，本技术实施例的屏蔽栅mosfet同时降低了栅漏电容和栅源电容，提高了屏蔽栅mosfet响应速度。
附图说明
15.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
16.图1是本技术实施例的一种屏蔽栅mosfet的结构示意图；
17.图2是本技术实施例的另一种屏蔽栅mosfet的结构示意图；
18.图3是本技术实施例的又一种屏蔽栅mosfet的结构示意图；
19.图4是本技术实施例的一种屏蔽栅mosfet的制作方法流程示意图；
20.图5-图14是本技术实施例的一种屏蔽栅mosfet的制作过程示意图。
具体实施方式
21.下面通过实施例对本技术的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
22.本技术实施例提供了一种屏蔽栅mosfet 100，如图1所示，该屏蔽栅mosfet 100包括第一导电类型的漂移区1、沟槽2和第二导电类型的体区3，沟槽2位于漂移区1的顶部，体区3位于沟槽2的两侧。需要说明的是，在一些实施例中，第一导电类型可以是p型导电，相应地第二导电类型是n型导电，或者，第一导电类型可以是n型导电，相应地第二导电类型是p型导电。
23.以第一导电类型是n型导电、第二导电类型是p型导电为例，对本技术实施例的屏蔽栅mosfet 100进行说明，该屏蔽栅mosfet 100包括：n-漂移区1、沟槽2、p型体区3、第一n+区4、源极51、栅极61和屏蔽栅62，沟槽2位于n-漂移区1的顶部，p型体区3位于沟槽2的两侧；栅极61和屏蔽栅62位于沟槽2内，并且栅极61位于屏蔽栅62的上方；第一n+区4为屏蔽栅mosfet 100的源区，位于p型体区3的顶部靠近栅极61的一侧，第一n+区4的顶面设有源极51，并且p型体区3和源极51连接。在一个实施例中，源极51位于最顶面，分别与p型体区3和第一n+区4连接，屏蔽栅62连接源极51，可以理解的是，屏蔽栅62与源极51的电位一致；栅极
61与第一n+区4之间设有第一氧化层71，栅极61与p型体区3之间设有栅氧化层74，屏蔽栅62与沟槽2的内壁之间设有第二氧化层72，栅极61、第一氧化层71和源极51的顶面平齐。即栅极61与第一n+区4通过第一氧化层71隔离，栅极61与p型体区3通过栅氧化层74隔离，屏蔽栅62与n-漂移区1之间通过第二氧化层72隔离，其中，第一氧化层71的厚度大于栅氧化层74的厚度。通常栅氧化层74的厚度较薄，为几个纳米至几十纳米，例如3-50纳米，作为一个示例，第一氧化层71的厚度可以是0.3-0.7μm。在一个实施例中，n-漂移区1的底面还设有第二n+区8，第二n+区8的底面设有漏极52，可以理解的是，第二n+区8为屏蔽栅mosfet 100的衬底。
24.本技术上述实施例的屏蔽栅mosfet 100的工作原理为：正向导通时，栅极61接高电位，源极51接地，漏极52接高电位，屏蔽栅62和源极51电位始终相同。此时栅极61的正电压会将p型体区3中的电子吸引至靠近栅氧化层74的侧面的p型体区3的表面，而把p型体区3中的空穴推开，p型体区3靠栅氧化层74的侧面累积电子，并使p型体区3靠栅氧化层74的侧面的电子浓度高于空穴浓度，从而形成n型反型层沟道t，如图1所示，电子从漏极52经第二n+区8、n-漂移区1以及n型反型层沟道t流至源极51，形成漏源导通电流；反向阻断时，栅极61接低电位，源极51接地，漏极52接高电位，屏蔽栅62和源极51电位始终相同。此时p型体区3靠栅氧化层74的侧面无法形成n型反型层沟道t，电子无法通过。p型体区3和n-漂移区1构成反偏的pn结，承受反向高压。
25.本技术上述实施例的屏蔽栅mosfet 100，栅极61与n-漂移区1之间通过屏蔽栅62隔离，避免了栅极61与n-漂移区1直接接触，可以大大减小栅漏电容；同时通过在作为源区的第一n+区4和栅极61之间引入厚氧化层，即第一氧化层71，相当于增大了栅极61与第一n+区4之间的距离，根据平板式电容计算公式：c＝εs/d(ε为电容极板间介质的介电常数,s为电容极板的面积，d为电容极板的间距)，当栅极61与第一n+区4(源区)之间的距离增大时，栅源电容将减小。因此，本技术上述实施例的屏蔽栅mosfet 100同时降低了栅漏电容和栅源电容，屏蔽栅mosfet 100的响应速度更快。
26.在一个实施例中，第一氧化层71的厚度小于或等于第二氧化层72的厚度，优选的，第一氧化层71的厚度等于第二氧化层72的厚度，这样第一氧化层71和第二氧化层72可以在同一制作步骤制作完成，不仅可以节省材料成本，制作效率更高。相比传统的器件结构中栅氧化层为均一的厚度，本技术相应的结构虽然被划分为厚度不同的第一氧化层71和栅氧化层74，但是第一氧化层71可以和第二氧化层72在同一制作步骤制作完成，制作工序并没有变得更复杂。具体可以参照本技术提供屏蔽栅mosfet制作方法实施例。在其他实施例中，栅极61与屏蔽栅62之间还设有第三氧化层73，即栅极61与屏蔽栅62通过第三氧化层73隔离，第三氧化层73的厚度可以设置为大于第二氧化层72的厚度，由于栅极61与屏蔽栅62接不同的电位，因此，当第三氧化层73的厚度较厚时，栅极61与屏蔽栅62的隔离效果更好。
27.在一个实施例中，如图2所示，p型体区3的顶部还可以设置p+区9，p+区9与第一n+区4相邻设置，p型体区3通过p+区9和源极51连接。在另一个实施例中，如图3所示，p+区9也可以从第一n+区4的中间穿过，需要说明的是，“中间”并非限定p+区9位于第一n+区4的对称轴上。即可以在第一n+区4中间设置p+区9，p型体区3通过p+区9和源极51连接，p+区9类似电路板中导通过孔的作用。需要说明的是，图1、图2和图3实施例只是截面图，其技术方案的实质，均是使p型体区3与源极51连接，避免p型体区3的电位浮空而产生可靠性问题，因而p+区9可以不设置，如图1所示，也可以设置成如图2或图3所示的结构，并且p+区9的结深并不必
然与第一n+区4的结深相等，p+区9的结深可以是大于或者小于第一n+区4的结深。在其他实施例中，屏蔽栅mosfet 100还可以包括第四氧化层75；第四氧化层75位于栅极61的顶面，将源极51和栅极61隔离，防止源极51和栅极61之间发生短路。
28.在一个实施例中，第一n+区4的结深大于或等于第一氧化层71在沟槽2中的深度。这样可以使n型反型层沟道t的长度能够满足：n型反型层沟道t直接与第一n+区4连接，可以减小屏蔽栅mosfet 100工作时的导通电阻。当然第一n+区4的结深若略微小于第一氧化层71在沟槽2中的深度，屏蔽栅mosfet 100依然可以工作，只是导通电阻会变大，当第一n+区4的结深小于第一氧化层71在沟槽2中的深度较大时，有可能使得屏蔽栅mosfet 100工作时无法导通。优选的，在另一个实施例中，p型体区3的结深小于或等于栅极61在沟槽2中的深度，该结构设置同样是为了能够在p型体区3靠栅氧化层74的侧面形成完整的n型反型层沟道t，使n型反型层沟道t直接与第一n+区4连接，并且降低屏蔽栅mosfet 100在工作时的导通电阻。
29.在一个实施例中，为了使得屏蔽栅mosfet 100在生产中有足够的工艺窗口，n-漂移区1的厚度可以是9μm。n-漂移区1的内部设有栅极61和屏蔽栅62，栅极61位于屏蔽栅62的上方，并且屏蔽栅62接源极51，屏蔽栅62与栅极61之间通过第三氧化层73相互绝缘，与n-漂移区1通过第二氧化层72(即场氧层)相互绝缘。因此，可以认为蔽栅mosfet 100采用了场板结构，屏蔽栅62起到了场板的作用，提高了器件的耐压性。因此需要提供足够厚度的n-漂移区1以提供形成屏蔽栅62的工艺窗口。但是随着n-漂移区厚度的增加,导通电阻会逐渐增加，因此n-漂移区的厚度不可以做得太厚。本技术实施例的屏蔽栅mosfet100，n-漂移区1的厚度为9μm，可以兼顾屏蔽栅62的加工进而提高器件的耐压性以及获得较低的导通电阻。
30.在一个实施例中，为了获得较低的导通电阻以及较好的耐压性能，栅极61在沟槽2中的深度小于或等于1.3μm。屏蔽栅mosfet 100导通时,栅极61带有高电位,会吸引电子载流子沿着栅氧化层74运动,形成电子的积累层(即导电沟道),降低导通电阻。栅极61的深度越深,栅氧化层74越长,电子的积累层越长,降低的导通电阻越多,因此导通电阻随着栅极61在沟槽2中的深度的增加而减小。而栅氧化层74的厚度较薄,在栅氧化层74的侧面会集中较大的电场,当栅极61的深度足够深时，栅氧化层74表面电场的峰值的位置也随之变深,同时由于栅氧化层74较薄,容易被击穿,所以当栅极61的深度变深时,屏蔽栅mosfet 100的击穿电压会降低。因此，栅极61在沟槽2中的深度不宜太深。本技术实施例的屏蔽栅mosfet 100，栅极61在沟槽2中的深度小于或等于1.3μm，可以获得较低的导通电阻以及较高的耐压性能。
31.本技术实施例还提供一种屏蔽栅mosfet的制作方法，制作流程示意图如图4所示，该制作方法包括如下步骤：
32.s101，提供第一导电类型的漂移区1，在漂移区1的顶部制作沟槽2。
33.在其中一个实施例中，漂移区1可以是单晶硅、碳化硅、砷化镓、磷化铟或锗硅中的一种，第一导电类型可以是p型导电，相应地第二导电类型是n型导电。在其他实施例中，第一导电类型可以是n型导电，相应地第二导电类型是p型导电。
34.以第一导电类型是n型导电、第二导电类型是p型导电为例，如图5所示，对n-漂移区1的顶部进行蚀刻，制作沟槽2。
35.s102，在n-漂移区1的顶面以及沟槽2的表面制作第一氧化层71。
36.比如，参照图6，对于硅衬底的飘移区，可以通过热生长或者淀积的方式在沟槽2的表面制作二氧化硅层，即第一氧化层71。
37.需要说明的是，本步骤中，同时形成了第一氧化层71和第二氧化层72，只是在未经进一步加工的当前状态下，第一氧化层71和第二氧化层72是连接在一起的。
38.s103，在第一氧化层71的表面制作第一多晶硅层6，并且第一多晶硅层6填充满沟槽2。
39.在其中一个实施例中，如图7所示，可以在第一氧化层71的表面淀积多晶硅材料，并使多晶硅材料填充满沟槽2。需要说明的是，第一多晶硅层6是后续步骤制作屏蔽栅62的基础。
40.s104，对第一多晶硅层6进行第一刻蚀，使第一多晶硅层6的顶面低于n-漂移区1的顶面。
41.在其中一个实施例中，如图8所示，可以通过等离子体或化学蚀刻的方法，对第一多晶硅层6进行第一刻蚀，将第一多晶硅层6回刻至低于n-漂移区1的顶面。蚀刻深度可以根据器件结构中第一氧化层71的深度或者第一n+区4(即源区)的结深进行确定。
42.s105，在未被第一多晶硅层6覆盖的第一氧化层71的表面制作保护层76。
43.在其中一个实施例中，继续参考图8，可以器件的顶面及沟槽2的表面淀积保护层76，然后将第一多晶硅层6表面的保护层76进行光刻去除，最终在未被第一多晶硅层6覆盖的第一氧化层71的表面形成了保护层76，保护层76可以是氮化硅保护层。
44.s106，对第一多晶硅层6进行第二刻蚀，使第一多晶硅层6的顶面与保护层76之间形成窗口77，以使第一氧化层71的一部分暴露于窗口77。
45.在其中一个实施例中，如图9所示，对第一多晶硅层6进行再次回刻，使第一多晶硅层6的顶面与保护层76之间形成窗口77，并使第一氧化层71的一部分暴露于窗口77。需要说明的是，窗口77的高度可以参考器件的栅氧化层74的设计高度，并且回刻完成后的第一多晶硅层6形成屏蔽栅62。
46.s107，去除暴露在窗口77的第一氧化层71，以及去除保护层76。
47.在其中一个实施例中，如图10所示，首先通过湿法蚀刻去除暴露在窗口77的第一氧化层71。然后在通过等离子体刻蚀去除保护层76。
48.s108，在第一多晶硅层6的顶面制作第三氧化层73，在沟槽2的侧壁制作栅氧化层74，栅氧化层74位于窗口77处，且栅氧化层74的厚度小于第一氧化层71的厚度。
49.在其中一个实施例中，如图11所示，可以通过热生长的方式在窗口77处制作栅氧化层74，栅氧化层74的厚度小于第一氧化层71的厚度，可以通过淀积的方式在第一多晶硅层6的顶面制作第三氧化层73，第三氧化层73起着隔离后续制作的栅极的作用，第三氧化层73的厚度较厚，可以参考第一氧化层71的厚度。
50.s109，在第三氧化层73上制作第二多晶硅层61，使第二多晶硅层61填满沟槽2，还可以对第二多晶硅层61进行回刻，使第二多晶硅层61的顶面大致与n-漂移区1的顶面平齐。如图12所示，需要说明的是，第二多晶硅层61构成器件的栅极61。栅极61通过第三氧化层73与屏蔽栅62(即第一多晶硅层6)隔离。
51.s110，去除n-漂移区1的顶面的第一氧化层71，并在n-漂移区1位于第二多晶硅层61两侧的顶面制作p型体区3。
52.在其中一个实施例中，如图13所示，可以通过化学机械抛光(cmp)工艺去掉n-漂移区1的顶面的第一氧化层71，然后通过离子注入在n-漂移区1位于第二多晶硅层两侧的顶面注入b原子，形成p型体区3。
53.s111，在p型体区3的顶部靠近第二多晶硅层61的一侧制作第一n+区4。
54.在其中一个实施例中，继续参考图13，可以通过离子注入在p型体区3的顶部靠近第二多晶硅层61的一侧注入p原子，形成第一n+区4。在其他实施例中，制作第一n+区4后，还可以在p型体区3的顶部远离第二多晶硅层61的一侧注入b原子，制作p+区9，结构图参照图2，也可以第一n+区4中间的区域注入b原子，制作p+区9，结构图参照图3。
55.s112，制作源极51，使p型体区3和第一n+区4均与源极51连接。
56.在其中一个实施例中，如图14所示，可以先在器件的顶面制作整面第四氧化层75，然后通过在第四氧化层75刻蚀通孔，将p型体区3和第一n+区4暴露出来，然后再在通孔中沉积源极51的金属，使p型体区3和第一n+区4均与源极51连接。或者如图2和图3所示，通过在第四氧化层75刻蚀通孔，将p+区9和第一n+区4暴露出来，使p+区9和第一n+区4均与源极51连接，p型体区3通过p+区9间接与源极51连接。第四氧化层75位于栅极61的顶面，将源极51和栅极61隔离，可以防止源极51和栅极61之间发生短路。
57.在其他实施例中，还可以在n-漂移区1的底部制作第二n+区8以及漏极52，比如，通过离子注入的方式注入p原子，然后在第二n+区8的表面沉积金属层，形成漏极52。
58.本技术上述实施例的屏蔽栅mosfet制作方法，第一氧化层71和第二氧化层72可以在同一制作步骤制作完成，这样相比传统的器件结构中栅氧化层为均一的厚度，本技术相应的结构虽然被划分为厚度不同的第一氧化层71和栅氧化层74，但是第一氧化层71可以和第二氧化层72在同一制作步骤制作完成，制作工序并没有变得更复杂。但是制作的屏蔽栅mosfet同时具有低栅漏电容和低栅源电容。
59.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。
60.另外，在本技术的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。