三维存储装置及其形成方法与流程

1.本公开内容涉及三维(3d)存储装置及其制造方法。


背景技术：

2.通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3.3d存储器架构可以解决平面存储单元中的密度限制。3d存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围设备。


技术实现要素：

4.本文公开了3d存储装置及其制造方法。
5.在一方面，一种3d存储装置包括第一半导体结构、与第一半导体结构相对的第二半导体结构、以及在第一半导体结构和第二半导体结构之间的界面层。第一半导体结构包括具有多个交错的堆叠导电层和堆叠电介质层的存储堆叠层。第二半导体结构包括电连接到存储堆叠层的多个外围电路。界面层包括单晶硅和在存储堆叠层与外围电路之间的多个互连。
6.在又一方面，提供了一种用于形成3d存储装置的方法。提供半导体衬底，其具有载体衬底、停止层和填充层。在半导体衬底中形成存储堆叠层和延伸穿过存储堆叠层的多个沟道结构。每个沟道结构包括存储膜、半导体沟道和沟道插塞。在半导体衬底之上形成界面层。界面层包括单晶硅。在界面层之上形成多个外围电路。外围电路电连接到存储堆叠层。支撑衬底从第一侧键合到半导体衬底。从半导体衬底的第二侧去除载体衬底以暴露表面。第二侧与第一侧相对。在暴露的表面上形成互连层。
7.在又一方面，一种系统包括被配置为存储数据的3d存储装置和控制3d存储装置的存储器控制器。3d存储装置包括第一半导体结构、与第一半导体结构相对的第二半导体结构、以及在第一半导体结构和第二半导体结构之间的界面层。第一半导体结构包括具有多个交错的堆叠导电层和堆叠电介质层的存储堆叠层。第二半导体结构包括电连接到存储堆叠层的多个外围电路。界面层包括单晶硅和在存储堆叠层与外围电路之间的多个互连。
附图说明
8.并入本文并形成说明书的一部分的附图示出了本公开内容的各方面，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。
9.图1示出了根据本公开内容的一些方面的示例性3d存储装置的横截面的侧视图。
10.图2a
‑
2j示出了根据本公开内容的一些方面的用于形成示例性3d存储装置的制造过程。
11.图3示出了根据本公开内容的一些方面的用于形成示例性3d存储装置的方法的流程图。
12.图4示出了根据本公开内容的一些方面的具有3d存储装置的示例性系统的框图。
13.图5a示出了根据本公开内容的一些方面的具有3d存储装置的示例性存储卡的视图。
14.图5b示出了根据本公开内容的一些方面的具有3d存储装置的示例性固态驱动器(ssd)的视图。
15.将参考附图来说明本公开内容。
具体实施方式
16.尽管讨论了具体的配置和布置，但应该理解，这样做仅仅是为了说明的目的。因此，在不脱离本公开内容的范围的情况下，可以使用其他配置和布置。此外，本公开内容还可以用于各种其他应用。如本公开内容中描述的功能和结构特征可以彼此并以未在附图中具体示出的方式组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
17.通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
18.应当容易理解的是，本公开内容中的“在
……
上”、“在
……
上方”和“在
……
之上”的含义应以最宽泛的方式来解释，使得“在
……
上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在
……
上方”或“在
……
之上”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
19.此外，为了便于描述，可以在本文使用诸如“在
……
之下”、“在
……
下方”、“下”、“在
……
之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转180度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
20.如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
21.如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构范围或整体的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一对横向平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方
和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。
22.在一些3d nand存储装置中，为了增加此类装置的每单位面积的存储容量，半导体设计者可选择一种或多种方法，例如增加每个存储单元的存储容量、向装置的半导体结构添加层级、通过缩小每个存储单元的大小来增加单元的数量等。这些方法可能伴随有无数制造困难。例如，当半导体结构具有太多的层级时，随着蚀刻深度增加以及用于那些层级的材料沉积的轮次也增加，制造工艺变得更加复杂。由于多层材料的堆积，内部机械应力，尤其是在半导体结构底部(例如，支撑上部电部件阵列的硅衬底)的内部机械应力也变得不可忽略。应力可能导致其上形成有存储装置的晶圆弯曲、弯折或变形，从而使晶圆太易碎而不能在机器平台上进一步加工。此外，随着半导体结构的层级增加，在半导体结构中需要更多的晶体管变得更加迫切。这造成了一个难题，因为晶体管的尺寸不能无限制地减小，原因是在半导体结构的制造过程中较小晶体管的高热导率可能影响与其相邻的其他半导体结构的短沟道效应。
23.为了解决上述问题，本公开内容引入了一种解决方案，其中包括外围电路的第二半导体结构形成在包括存储堆叠层的第一半导体结构之上，在两个结构之间具有界面层。界面层包括单晶硅和在存储堆叠层与外围电路之间的多个互连。因此，减小了从第一半导体结构朝向第二半导体的高热冲击。结果，可以改善3d存储装置的电性能。
24.图1示出了根据本公开内容的一些方面的示例性3d存储装置100的横截面的侧视图。在一些实施方式中，3d存储装置100是包括第一半导体结构102和在形成第一半导体结构102之后形成并与其相邻的第二半导体结构106的单个芯片。根据一些实施方式，界面层104设置在半导体结构102和106之间。在一些实施方式中，如图1所示，在制造的最后，将支撑衬底160添加到第二半导体结构106，这可以用于增强结构刚性并支撑整个装置。支撑衬底160可以附着到第二半导体结构106的背向界面层104的一侧，该侧是图1所示的第二半导体结构106的底部上的一侧。支撑衬底160可以具有至少300μm的厚度。因此，3d存储装置100不易受由于内部应力而导致的弯曲或剥离的影响。在其他实施方式中，最终产品中的半导体结构102可无需衬底，衬底可在3d存储装置100的制造期间去除。
25.3d存储装置100的半导体结构106可以包括多个外围电路108。注意，图1中包括x和y轴以进一步示出具有半导体结构102和106的3d存储装置100中的部件的空间关系。3d存储装置100包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当半导体结构在y方向(即，垂直方向)上定位在半导体器件(例如，3d存储装置100)的最低平面中时，在y方向上相对于具有半导体器件的外围电路的半导体结构(例如，半导体结构106)来确定一个部件(例如，层或器件)是在该半导体器件的另一个部件(例如，层或器件)上、上方还是下方。除非另有说明，否则在整个公开内容中应用用于描述空间关系的相同概念。
26.在一些实施方式中，外围电路108被配置为控制并感测来自3d存储装置100的电信号。外围电路108可以是用于促进3d存储装置100的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括形成在半导体结构106
上的晶体管，其中晶体管的全部或部分形成在半导体结构106中(例如，一端在半导体结构106的顶表面上方并且穿透到界面层104中)和/或直接形成在半导体结构106上。隔离区(例如，浅沟槽隔离(sti))和掺杂区(例如，晶体管的源极区和漏极区)也可以形成在半导体结构102中。根据一些实施方式，晶体管是高速的且具有先进逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。应理解，在一些实施方式中，外围电路108还可以包括与高级逻辑工艺兼容的任何其他电路，包括例如处理器和可编程逻辑器件(pld)的逻辑电路，或例如静态随机存取存储器(sram)和动态ram(dram)的存储器电路。
27.如图1所示，3d存储装置100可以进一步包括在半导体结构102和106之间的界面层104。在一些实施方式中，界面层104可以包括单晶硅层105、碳掺杂氮化硅层113、绝缘层103等。单晶硅层105可以经由与支撑衬底160在其上与半导体结构106接触的表面相对的表面与半导体结构106接触地形成。碳掺杂氮化物层113和绝缘层103可以依次堆叠在单晶硅层105上方。
28.如下面详细描述的，在一些实施方式中，单晶硅层105从硅晶圆(例如，绝缘体上硅(soi))剥离，并且附着(例如，键合)到绝缘层103上。碳掺杂氮化硅层113可以通过在制造后段制程(beol)互连期间将碳掺杂到氮化硅层中来形成，其可以用作蚀刻停止层。绝缘层103可以包括一个或多个电介质层，其可以由电介质材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。单晶硅层105可以包括单晶硅(又名单结晶硅)。单晶硅的使用允许在形成半导体结构102和界面层104之后易于形成半导体结构106。此外，与多晶硅相比，单晶硅具有更高的载流子迁移率以实现更好的器件性能。界面层104可以进一步减小从半导体结构102到半导体结构106中的外围电路108的晶体管的高热冲击。界面层104的厚度可以在50nm和10μm之间。在一些特定应用中，界面层104可以具有1μm至10μm的厚度，这可以为3d存储装置100提供结构支撑，即使内部应力蓄积，这也将减少芯片的弯曲或剥离。
29.根据本公开内容，界面层104可以包括在半导体结构102和106之间传输电信号的多个互连107(本文也称为触点)。在一些实施方式中，如图1所示，互连107可以是外围电路108的穿入界面层104的部分。换言之，互连107的上端可以在界面层104的上表面和下表面之间。可以跨越绝缘层103、碳掺杂氮化硅层113和单晶硅层105形成互连107。在一些实施方式中，互连107可以是垂直互连接入(via)触点。这种互连可以广泛地包括任何合适类型的互连，例如中段制程(meol)互连和后段制程(beol)互连。在一些其他实施方式中，尤其是在界面层104厚度较大的情况下，互连107可以是穿硅过孔(tsv)类型的触点。tsv触点可提供异质材料的部件之间的电连接，例如将外围电路与存储单元组合。界面层104中的via触点和tsv触点可以包括导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、硅化物或其任何组合。
30.如下面详细描述的，第二半导体结构106可以直接形成在第一半导体结构102和界面层104之上，而不与它们键合。在一些实施方式中，3d存储装置100的第一半导体结构102还包括在第一半导体结构102的靠近界面层104的表面处的多个界面触点111，例如meol触点和/或beol触点。界面触点111可以包括导电材料，包括但不限于w、co、cu、al、硅化物或其任何组合。在界面层104中对应于第一半导体结构102的界面触点111和第二半导体结构106
的外围电路108的位置处提供互连107，以使得能够在这两个半导体结构之间传输电信号。
31.在一些实施方式中，3d存储装置100是nand闪存装置，其中存储单元以nand存储器串的阵列的形式提供。每个nand存储器串可以包括相应的沟道结构124。如图1所示，每个沟道结构124可以垂直延伸穿过各自包括堆叠导电层116和堆叠电介质层118的多个对。交错的堆叠导电层116和堆叠电介质层118是存储堆叠层114的一部分。存储堆叠层114中的堆叠导电层116和堆叠电介质层118的对的数量确定3d存储装置100中的存储单元的数量。应理解，在一些实施方式中，存储堆叠层114可具有多层面(deck)架构(未示出)，其包括彼此堆叠的多个存储器层面。每个存储器层面中的堆叠导电层116和堆叠电介质层118的对数量可相同或不同。
32.存储堆叠层114可以包括多个交错的堆叠导电层116和堆叠电介质层118。存储堆叠层114中的堆叠导电层116和堆叠电介质层118可在垂直方向上交替。换言之，除了在存储堆叠层114的顶部或底部的堆叠层外，每个堆叠导电层116可在两侧上由两个堆叠电介质层118邻接，且每个堆叠电介质层118可在两侧上由两个堆叠导电层116邻接。堆叠导电层116可以包括导电材料，其包括但不限于w、co、cu、al、多晶硅、掺杂硅、硅化物或其任何组合。每个堆叠导电层116可以包括由粘合层围绕的栅电极(栅极线)和栅极电介质层137。堆叠导电层116的栅电极可以横向延伸为字线，在存储堆叠层114的一个或多个阶梯结构处终止。堆叠电介质层118可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
33.如图1所示，3d存储装置100的第一半导体结构102还可以包括在存储堆叠层114上方的填充层120。填充层120可以包括多晶硅、高介电常数(高k)电介质或金属。例如，高k电介质可以包括介电常数高于氧化硅的介电常数(例如，＞3.7)的任何电介质材料。不同于一些已知的解决方案，其中填充层120充当围绕沟道结构124的侧壁seg和/或电连接沟道结构124的导电层，诸如掺杂多晶硅层，3d存储装置100的第一半导体结构102中的填充层120可不充当侧壁seg和/或导电层，并因此可以包括除了掺杂多晶硅之外的材料，诸如电介质(例如，高k电介质)、金属(例如，w、co、cu或al)、金属硅化物或未掺杂多晶硅。应理解，在一些示例中，填充层120也可以包括掺杂多晶硅。
34.在一些实施方式中，每个沟道结构124包括填充有半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储膜126)的沟道孔。在一些实施方式中，半导体沟道128包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储膜126是包括隧穿层、存储层(也称为“电荷陷阱层”)和阻挡层的复合层。沟道孔的剩余空间可以部分地或完全地填充有包括诸如氧化硅的电介质材料的覆盖层和/或气隙。沟道结构124可以具有圆柱形状(例如，柱形)。根据一些实施方式，覆盖层、半导体沟道128、存储膜126的隧穿层、存储层和阻挡层从柱的中心朝向外表面以此顺序径向排列。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储膜126可以包括氧化硅/氮氧化硅/氧化硅(ono)的复合层。
35.在一些实施方式中，沟道结构124还包括在沟道结构124的底部部分(例如，在下端处)中的沟道插塞129。如本文所使用的，当第二半导体结构106位于如图1所示的3d存储装置100的最低平面中时，部件(例如，沟道结构124)的上端是在y方向上更远离第二半导体结
构106的端部，并且部件(例如，沟道结构124)的下端是在y方向上更靠近第二半导体结构106的端部。沟道插塞129可以包括半导体材料(例如，多晶硅)。在一些实施方式中，沟道插塞129用作沟道结构124的漏极。
36.如图1所示，每个沟道结构124可以垂直延伸穿过存储堆叠层114的交错的堆叠导电层116和堆叠电介质层118进入填充层120中。如图1所示，存储膜126的上端可以在水平方向上与半导体沟道128的上端齐平。虽然未示出，但是应当理解，在一些示例中，存储膜126的上端可以在填充层120的顶表面和底表面之间。即，存储膜126的上端可以与存储堆叠层114的顶表面齐平或超过该顶表面。在一些实施方式中，存储膜126的上端不在存储堆叠层114的顶表面下方。根据一些实施方式，半导体沟道128的上端在存储膜126的上端上方。换言之，半导体沟道128可以比存储膜126更进一步延伸到填充层120中。
37.在一些实施方式中，半导体沟道128可以包括掺杂部分128a和未掺杂部分128b。应理解，堆叠导电层116中的接近填充层120的一个或多个可以是源极选择栅极131(ssg，有时称为底部选择栅极(bsg))，而堆叠导电层116的其余部分可以包括字线133。在一些实施方式中，一个或多个源极选择栅极131横向面对掺杂部分128a。如图1所示，根据一些实施方式，半导体沟道128的掺杂部分128a被定位成比沟道插塞129更远离界面层104，并且还延伸超过最靠近填充层120的源极选择栅极131。应理解，如果3d存储装置100的第一半导体结构102包括多于一个的源极选择栅极131，那么掺杂部分128a可延伸超过所有源极选择栅极131。另一方面，掺杂部分128a可以不进一步延伸以面对字线133。即，根据一些实施方式，掺杂部分128a的下端在垂直方向上位于源极选择栅极131与字线133之间。
38.在一些实施方式中，半导体沟道128的掺杂部分128a包括n型掺杂多晶硅。掺杂剂可以是任何合适的n型掺杂剂，例如磷(p)、砷(ar)或锑(sb)，其贡献自由电子并增加本征半导体的导电性。在一些实施方式中，掺杂部分128a的掺杂浓度在约10
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‑3之间，例如在10
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‑3、由这些值中的任一个为下限所界定的任何范围、或由这些值中的任意两个所界定的任何范围)。与本征半导体相比，本文所公开的掺杂部分128a的掺杂浓度可以显著地减小半导体沟道128和掺杂半导体层122之间的接触电阻。应理解，在一些示例中，掺杂剂的扩散可以被限制在半导体沟道128的掺杂部分128a中，使得半导体沟道128的其余部分，即面向字线133的部分，是仍然包括诸如本征多晶硅的本征半导体的未掺杂部分128b(即，掺杂浓度标称为零)。上述掺杂浓度分布可以减小半导体沟道128的掺杂部分128a处的势垒、接触电阻和薄层电阻，这形成了用于相应nand存储器串的源极的电连接，而不改变形成nand存储器串的存储单元的半导体沟道128的未掺杂部分128b的固有性质。
39.在一些实施方式中，第一半导体结构102还包括可以电连接多个沟道结构124的掺杂半导体层122。例如，掺杂半导体层122可以在具有或不具有填充层120(取决于填充层120是否导电)的情况下在相同块中的nand存储器串的阵列的源极之间提供电连接，即阵列公共源极(acs)。换言之，填充层120可不必包括导电材料，例如金属或掺杂多晶硅，因为掺杂半导体层122可单独电连接多个nand存储器串的源极。结果，可以放宽对填充层120的材料和尺寸限制。
40.如图1所示，沟道结构124可以延伸穿过存储堆叠层114和填充层120到达掺杂半导体层122。在一些实施方式中，对半导体沟道128的在掺杂半导体层122与源极选择栅极131(例如，堆叠导电层116中的最靠近掺杂半导体层122的一个)之间的至少一部分进行掺杂。结果，掺杂半导体层122的一部分可以与半导体沟道128的掺杂部分(例如，掺杂部分128a)接触，并且填充层120可以在垂直方向上形成在存储堆叠层114和掺杂半导体层122的另一部分之间。如下面详细描述的，存储堆叠层114的形成与半导体沟道128的掺杂部分128a和掺杂半导体层122的形成发生在填充层120的相对侧，从而避免通过延伸穿过存储堆叠层114的开口的任何沉积或蚀刻工艺，从而降低制造复杂性和成本并且增加产量和垂直可缩放性。
41.类似于半导体沟道128的掺杂部分128a，在一些实施方式中，掺杂半导体层122还包括n型掺杂多晶硅。掺杂剂可以是任何合适的n型掺杂剂，例如p、ar或sb，其贡献自由电子并增加本征半导体的导电性。类似于半导体沟道128的掺杂部分128a，在一些实施方式中，掺杂半导体层122的掺杂浓度在约10
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cm
‑3、由这些值中的任一个为下限所界定的任何范围、或由这些值中的任意两个所界定的任何范围)。与本征半导体相比，本文公开的掺杂半导体层122的掺杂浓度可以显著地减小半导体沟道128和掺杂半导体层122之间的接触电阻以及掺杂半导体层122的薄层电阻。如下面详细描述的，在一些实施方式中，半导体沟道128的掺杂部分128a和掺杂半导体层122具有利用相同掺杂剂的相同材料(例如，n型掺杂多晶硅)，以及由于在其上执行相同的局部激活工艺而导致的连续的掺杂分布。因此，应当理解，半导体沟道128的掺杂部分128a与掺杂半导体层122之间的界面和边界可能变得不可区分，并且因此在3d存储装置100中不能被辨别。
42.如图1所示，3d存储装置100的第一半导体结构102可进一步包括绝缘结构130，其各自垂直延伸穿过存储堆叠层114的交错堆叠导电层116和堆叠电介质层118。根据一些实施方式，不同于进一步延伸到填充层120中的沟道结构124，绝缘结构130停止在填充层120的底表面处，即，不垂直延伸到填充层120中。即，绝缘结构130的顶表面可以与填充层120的底表面齐平或低于该底表面。每个绝缘结构130还可以横向延伸以将沟道结构124分离到多个块中。即，存储堆叠层114可由绝缘结构130划分成多个存储器块，使得沟道结构124的阵列可被分离到每个存储器块中。不同于现有3d nand存储装置中的包括正面acs触点的狭缝结构，根据一些实施方式，绝缘结构130在其中不包括任何触点(即，不用作源极触点)，且因此不引入寄生电容和与堆叠导电层116的泄漏电流。在一些实施方式中，每个绝缘结构130包括填充有一个或多个电介质材料的开口(例如，狭缝)，所述电介质材料包括(但不限于)氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个绝缘结构130可以填充有氧化硅。应理解，在一些示例中，绝缘结构130可以部分地填充有非电介质材料，诸如多晶硅，以调整绝缘结构130的机械性质，例如硬度和/或应力。
43.此外，如下文详细描述的，因为用于形成绝缘结构130的开口不用于形成掺杂半导体层122和半导体沟道128的掺杂部分128a，所以开口的随着交错的堆叠导电层116和堆叠电介质层118的数量增加而增加的纵横比(例如，大于50)将不会影响掺杂半导体层122和半
导体沟道128的掺杂部分128a的形成。
44.如图1所示，3d存储装置100可以包括在掺杂半导体层122上方并与其接触的一个或多个背面源极触点132，而不是正面源极触点。源极触点132和存储堆叠层114(以及穿过其的绝缘结构130)可以设置在填充层120的相对侧，并且因此被视为“背面”源极触点。在一些实施方式中，源极触点132通过掺杂半导体层122电连接到沟道结构124的半导体沟道128。源极触点132可以包括任何合适类型的触点。在一些实施方式中，源极触点132包括via触点。在一些实施方式中，源极触点132包括横向延伸的壁状触点。源极触点132可以包括一个或多个导电层，例如金属层(例如，w、co、cu或al)或被粘合层(例如，氮化钛(tin))包围的硅化物层。
45.如图1所示，3d存储装置100可进一步包括beol互连层135，其位于源极触点132上方并与之电连接，用于焊盘输出，例如，在3d存储装置100和外部电路之间传送电信号。在一些实施方式中，互连层135包括掺杂半导体层122上的一个或多个层间电介质(ild)层162以及ild层162上的再分布层136。根据一些实施方式，源极触点132的上端与ild层162的顶表面和再分布层136的底表面齐平，并且源极触点132垂直延伸穿过ild层162以与掺杂半导体层122接触。互连层135中的ild层162可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层135中的再分布层136可以包括导电材料，其包括但不限于w、co、cu、al、硅化物或其任何组合。在一些实施方式中，互连层135还包括钝化层138作为用于3d存储装置100的钝化和保护的最外层。部分再分布层136可以从钝化层138暴露作为触点焊盘140。即，3d存储装置100的互连层135还可以包括用于导线键合和/或与中介层键合的触点焊盘140。如以下关于制造工艺所述，在一些实施方式中，源极触点132和再分布层136可以通过相同的工艺形成并且具有相同的材料，例如al。因此，在一些示例中，源极触点132也可以被视为beol互连层135的一部分。
46.在一些实施方式中，3d存储装置100的第一半导体结构102还包括穿过掺杂半导体层122和填充层120的触点142和144。根据一些实施方式，由于掺杂半导体层122可以包括多晶硅，所以触点142和144是tsv触点。在一些实施方式中，触点142延伸穿过填充层120、掺杂半导体层122和ild层162以与再分布层136接触，使得掺杂半导体层122通过互连层135的源极触点132和再分布层136电连接到触点142。在一些实施方式中，触点144延伸穿过掺杂半导体层122、填充层120和ild层162以与触点焊盘140接触。触点142和144各自可以包括一个或多个导电层，例如金属层(例如，w、co、cu或al)或被粘合层(例如，tin)包围的硅化物层。在一些实施方式中，至少触点144还包括间隔物(例如，电介质层)以将触点144与掺杂半导体层122和填充层120电分离。
47.在一些实施方式中，3d存储装置100进一步包括外围触点146和148，其各自垂直延伸到存储堆叠层114外部。每个外围触点146或148的深度可以大于存储堆叠层114的深度，以从界面触点111垂直延伸到在存储堆叠层114外部的外围区域中的填充层120。在一些实施方式中，外围触点146在触点142下方并与其接触，使得掺杂半导体层122至少通过源极触点132、再分布层136、触点142、外围触点146、界面触点111和互连107电连接到第二半导体结构106中的外围电路108。在一些实施方式中，外围触点148在触点144下方并与其接触，使得第二半导体结构106中的外围电路108至少通过触点144、外围触点148、界面触点111和互连107电连接到触点焊盘140以用于焊盘输出。外围触点146和148各自可以包括一个或多个
导电层，例如金属层(例如，w、co、cu或al)或被粘合层(例如，tin)包围的硅化物层。
48.如图1所示，3d存储装置100还包括作为互连结构的一部分的各种局部触点(也称为“c1”)，其直接与存储堆叠层114中的结构接触。在一些实施方式中，局部触点包括各自在相应沟道结构124的下端(即沟道插塞129)下方且与所述下端接触的沟道局部触点150。每个沟道局部触点150可以电连接到位线触点(未示出)以用于位线扇出。在一些实施方式中，局部触点进一步包括字线局部触点152，其各自在存储堆叠层114的阶梯结构处的相应堆叠导电层116(包括字线)下方且与所述相应堆叠导电层接触以用于字线扇出。局部触点(例如沟道局部触点150和字线局部触点152)可以通过至少界面层104的界面触点111和互连107电连接到第二半导体结构106的外围电路108。在一些实施方式中，每个沟道结构124对应于一个沟道局部触点150、一个互连107和一个外围电路108。在一些其他实施方式中，每个外围触点146/148对应于一个字线局部触点152、一个互连107和一个外围电路108。局部触点(例如沟道局部触点150和字线局部触点152)各自可以包括一个或多个导电层，例如金属层(例如w、co、cu或al)或被粘合层(例如tin)包围的硅化物层。
49.尽管图1中示出了示例性3d存储装置100，但是应当理解，通过改变第一半导体结构102和第二半导体结构106的相对位置、背面源极触点132或已知的正面源极触点(未示出)的使用、和/或焊盘输出位置(例如，通过第一半导体结构102和/或第二半导体结构106)，3d存储装置的任何其他合适的架构可以适用于本公开内容，而无需进一步详细的阐述。
50.图4示出了根据本公开内容的一些方面的具有3d存储设备的示例性系统400的框图。系统400可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或其中具有存储的任何其他合适的电子设备。如图4所示，系统400可以包括主机408和具有一个或多个3d存储装置404和存储器控制器406的存储器系统402。主机408可以是电子设备的处理器，例如中央处理单元(cpu)，或者片上系统(soc)，例如应用处理器(ap)。主机408可被配置为发送或接收存储于存储装置404中的数据。
51.3d存储装置404可以是本文公开的任何3d存储装置，例如图1中示出的3d存储装置100。在一些实施方式中，每个3d存储装置404包括nand闪存。与本公开内容的范围一致，3d存储装置404可以通过在界面层上方形成具有外围电路的第二半导体结构来制造，该界面层又形成在具有存储堆叠层的第一半导体结构上方。界面层包括在存储堆叠层与外围电路之间的多个互连和单晶硅。因此，减小了从第一半导体结构朝向第二半导体的高热冲击。结果，可以改善3d存储装置404的电性能，这又改善了存储器系统402和系统400的性能，例如，实现了更高的操作速度。
52.根据一些实施方式，存储器控制器406耦合到3d存储装置404和主机408，并且被配置为控制3d存储装置404。存储器控制器406可以管理存储在3d存储装置404中的数据，并且与主机408通信。在一些实施方式中，存储器控制器406被设计用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器406被设计用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，该嵌入式多媒体卡(emmc)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据
存储。存储器控制器406可以被配置为控制3d存储装置404的操作，诸如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于3d存储装置404中存储的或要存储的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为针对从3d存储器设备404读取或向其写入的数据处理纠错码(ecc)。也可以由存储器控制器406执行任何其他合适的功能，例如，格式化3d存储装置404。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为usb协议、mmc协议、外围部件互连(pci)协议、高速pci(pci
‑
e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小接口(scsi)协议、增强型小磁盘接口(esdi)协议、集成驱动电子(ide)协议、火线协议等。
53.存储器控制器406和一个或多个3d存储装置404可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(ufs)封装或emmc封装。即，存储器系统402可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图5a所示的一个示例中，存储器控制器406和单个3d存储装置404可以集成到存储卡502中。存储卡502可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、cf卡、智能媒体(sm)卡、记忆棒、多媒体卡(mmc、rs
‑
mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储卡502可进一步包括将存储卡502与主机(例如，图4中的主机408)电耦合的存储卡连接器504。在如图5b所示的另一示例中，存储器控制器406和多个3d存储装置404可以被集成到ssd 506中。ssd 506可进一步包括将ssd 506与主机(例如，图4中的主机408)电耦合的ssd连接器508。在一些实施方式中，ssd 506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。
54.图2a
‑
2j示出了根据本公开内容的一些方面的用于形成示例性3d存储设备的制造过程。图3示出了根据本公开内容的一些实施方式的用于形成示例性3d存储设备的方法300的流程图。图2a
‑
2j和3中所示的3d存储装置的示例包括图1中所示的3d存储装置100。将一起描述图2a
‑
2j和3。应当理解，方法300中所示的操作不是详尽无遗的，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图3所示的不同的顺序执行。
55.参考图3，方法300开始于操作302，其中提供半导体衬底200。半导体衬底200包括载体衬底201、形成在载体衬底201上方的停止层234、和形成在停止层234上方的填充层220。载体衬底201可以从最终产品中去除。载体衬底201可以是虚设晶圆的一部分，并且可以由任何合适的材料制成，例如玻璃、蓝宝石、塑料、硅等等，以降低其成本。填充层220可以包括多晶硅、高k电介质或金属。如下文详细描述，当从正面蚀刻沟道结构的存储膜时或当从背面去除载体衬底201时，停止层234可充当蚀刻停止层。停止层234可以包括任何电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。应理解，在一些示例中，可在载体衬底201与停止层234之间形成焊盘氧化物层(例如，氧化硅层)以松弛不同层之间的应力且避免剥离。如图2a所示，可使用一种或多种薄膜沉积工艺在载体衬底201上形成停止层234，所述薄膜沉积工艺包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合。在一些实施方式中，通过使用一种或多种薄膜沉积工艺在停止层234上沉积多晶硅或任何其他合适的材料(例如高k电介质或金属)，来形成填充层220，所述薄膜沉积工艺包括但不限于cvd、pvd、ald或其任何组合。
56.方法300前进到操作304，其中可以在半导体衬底200中形成存储堆叠层214和延伸穿过存储堆叠层214的多个沟道结构224，如图2b所示。
57.在该操作开始时，可以在填充层220上形成包括多对第一电介质层(本文称为“堆叠牺牲层”)和第二电介质层218(本文称为“堆叠电介质层218”，本文统称为“电介质层对”)的电介质叠层(未示出)。根据一些实施方式，电介质叠层可以包括交错的堆叠牺牲层(未示出)和堆叠电介质层218。在一些实施方式中，堆叠牺牲层随后由堆叠导电层216替换，这将在下文详细论述。堆叠电介质层218和堆叠牺牲层可以交替地沉积在载体衬底201和停止层234上方的填充层220上以形成电介质叠层。在一些实施方式中，每个堆叠电介质层218包括氧化硅层，并且每个堆叠牺牲层包括氮化硅层。电介质叠层可以通过一种或多种薄膜沉积工艺形成，包括但不限于cvd、pvd、ald或其任何组合。因此，可在电介质叠层的边缘上形成阶梯结构。阶梯结构可以通过对朝向载体衬底201的电介质叠层的电介质层对执行多个所谓的“修整
‑
蚀刻”循环来形成。由于将重复的修整
‑
蚀刻循环施加到电介质叠层的电介质层对，电介质叠层可以具有一个或多个倾斜边缘和比底部电介质层对短的顶部电介质层对。
58.在一些实施方式中，可形成垂直延伸穿过电介质叠层和填充层220的多个沟道结构224。每个沟道结构224可以包括存储膜226和半导体沟道228。在一些实施方式中，为了形成沟道结构224，形成垂直延伸穿过电介质叠层、填充层220和停止层234的沟道孔，并且沿着沟道孔的侧壁和底表面依次形成存储膜226和半导体沟道228。每个沟道孔是垂直延伸穿过电介质叠层、填充层220和停止层234的开口，在停止层234处停止。在一些实施方式中，形成多个开口，使得每个开口成为用于在稍后的工艺中生长单独的沟道结构224的位置。在一些实施方式中，用于形成沟道结构224的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深rie(drie)。沟道孔的蚀刻继续直到由停止层234停止。在一些实施方式中，可以控制蚀刻条件，例如蚀刻速率和时间，以确保每个沟道孔已经到达停止层234并由其停止，以使沟道孔和其中形成的沟道结构224之间的刨削变化最小。应理解，取决于特定蚀刻选择性，一个或多个沟道孔可以小程度地延伸到停止层234中，在本公开内容中仍将其视为由停止层234停止。
59.在一些实施方式中，包括阻挡层、存储层和隧穿层的存储膜226以及半导体沟道228沿着沟道孔的侧壁和底表面按该顺序依次形成。在一些实施方式中，首先使用一种或多种薄膜沉积工艺(诸如ald、cvd、pvd、任何其他合适的工艺或其任何组合)沿着沟道孔的侧壁和底表面按顺序沉积阻挡层、存储层和隧穿层，以形成存储膜226。然后，可以通过使用一种或多种薄膜沉积工艺(诸如ald、cvd、pvd、任何其他合适的工艺或其任何组合)在隧穿层之上沉积半导体材料，例如多晶硅(例如未掺杂的多晶硅)，来形成半导体沟道228。在一些实施方式中，依次沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“sono”结构)以形成存储膜226的阻挡层、存储层和隧穿层、以及半导体沟道228。
60.在一些实施方式中，在沟道孔中和半导体沟道228之上形成覆盖层以完全或部分地填充沟道孔(例如，没有或具有气隙)。该覆盖层可通过使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其他合适的工艺或其任何组合)沉积电介质材料(例如氧化硅)而形成。然后，可以在沟道孔的顶部部分中形成沟道插塞229。在一些实施方式中，通过化学机械抛光(cmp)、湿法蚀刻和/或干法蚀刻来去除并平坦化在电介质叠层的顶表面上的存储膜226、半导体沟道228和覆盖层的部分。然后，通过湿法蚀刻和/或干法蚀刻半导体沟道228和
覆盖层在沟道孔的顶部部分中的部分，可以在沟道孔的顶部部分中形成凹部。然后，可以通过利用一种或多种薄膜沉积工艺(例如cvd、pvd、ald或其任何组合)将诸如多晶硅的半导体材料沉积到凹部中来形成沟道插塞229。根据一些实施方式，由此穿过电介质叠层、填充层220和停止层234并在停止层234处停止来形成沟道结构224。
61.在一些实施方式中，形成垂直延伸穿过电介质叠层并在填充层220处停止的狭缝241。在一些实施方式中，用于形成狭缝241的制造工艺包括湿法蚀刻和/或干法蚀刻，例如drie。然后，可通过狭缝241执行栅极替换，以用存储堆叠层214(图2b中所示)替换电介质叠层。具体而言，首先通过经由狭缝241去除堆叠牺牲层来形成横向凹部(未示出)。在一些实施方式中，通过经由狭缝241施加蚀刻剂来去除堆叠牺牲层，从而产生在堆叠电介质层218之间交错的横向凹部。蚀刻剂可以包括任何合适的蚀刻剂，其相对于堆叠电介质层218选择性地蚀刻堆叠牺牲层。
62.在一些实施方式中，堆叠导电层216(包括栅电极和粘合层)通过狭缝241沉积到横向凹部中。在一些实施方式中，在堆叠导电层216之前将栅极电介质层237沉积到横向凹部中，使得堆叠导电层216沉积在栅极电介质层237上。可使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其他合适工艺或其任何组合)来沉积例如金属层的堆叠导电层216。在一些实施方式中，诸如高k电介质层的栅极电介质层237也沿着狭缝241的侧壁和底部形成。根据一些实施方式，由此形成包括交错的堆叠导电层216和堆叠电介质层218的存储堆叠层214，从而取代电介质叠层。
63.方法300前进到操作306，其中在半导体衬底200之上形成具有单晶硅的界面层204，如图2c至2f所示。
64.在一些实施方式中，形成垂直延伸穿过存储堆叠层214的绝缘结构230，在填充层220的顶表面上停止。绝缘结构230可通过使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其他合适的工艺或其任何组合)将一种或多种电介质材料(例如氧化硅)沉积到狭缝241中以完全或部分填充狭缝241(具有或不具有气隙)而形成。在一些实施方式中，绝缘结构230包括栅极电介质层237(例如，包括高k电介质)和电介质覆盖层(未示出)(例如，包括氧化硅)。虽然未示出，但在一些示例中，电介质覆盖层可以部分地填充狭缝241，并且多晶硅芯层(未示出)可以填充狭缝241的剩余空间作为绝缘结构230的一部分，以调整绝缘结构230的机械特性，诸如硬度或应力。
65.如图2c所示，在形成绝缘结构230之后，从半导体衬底200的下部部分到上部部分形成外围触点246和248、局部触点(包括沟道局部触点250和字线局部触点252)以及界面触点211(例如，meol触点和/或beol触点)。通过使用一种或多种薄膜沉积工艺(例如cvd、pvd、ald或其任何组合)在存储堆叠层214的顶部上沉积电介质材料(例如氧化硅或氮化硅)，可以在存储堆叠层214上形成局部电介质层。外围触点246和248、沟道局部触点250、字线局部触点252和界面触点211可以通过使用湿法刻蚀和/或干法刻蚀(例如rie)蚀刻穿过局部电介质层(和任何其他ild层)的触点开口，随后使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其他合适的工艺或其任何组合)用导电材料填充触点开口来形成。触点材料可以包括但不限于w、co、cu、al、硅化物或其任何组合。在一些实施方式中，界面触点211的上表面与局部电介质层的上表面齐平，在该操作中，局部电介质层的上表面也是半导体衬底200的上表面。
66.随后，研磨半导体衬底200的上表面以获得平坦或基本上平坦的表面。在一些实施方式中，一个或多个绝缘层203(单独地和共同地被称为绝缘层203)可以形成在半导体衬底200的上表面的顶部上。为了形成绝缘层203，使用一种或多种薄膜沉积工艺(例如cvd、pvd、ald或其任何组合)在半导体衬底200之上沉积电介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合)。
67.如图2d所示，在形成绝缘层203之后，可在绝缘层203的顶部上形成碳掺杂氮化硅层213。可以以各种方式形成碳掺杂氮化硅层213。在绝缘层203的上表面包括氮化硅的一些实施方式中，可以将碳掺杂到绝缘层203中以便形成碳掺杂氮化硅层213。在其他实施方式中，可使用cvd、等离子体增强cvd或任何其他合适的沉积方法在腔室中沉积碳掺杂氮化硅层213。碳掺杂氮化硅层213可以用作停止层，其防止在键合工艺期间的金属扩散。
68.在一些实施方式中，复合层264可形成在碳掺杂氮化硅层213的上表面上。复合层264可以包括底部的单晶硅层205、中间的绝缘层263和顶部的牺牲层265。在一些实施方式中，复合层264可独立于半导体衬底200被制造为硅晶圆(例如，绝缘体上硅(soi))。例如，可以首先通过从大的圆柱形硅锭切割来提供由单晶硅制成的晶圆。然后，可在晶圆上进行高能量离子注入，以便在晶圆内形成富氧层，随后将其氧化以形成绝缘层(例如，氧化硅层)。因此获得包括异质材料(例如，单晶硅、氧化硅等)的复合层264。随后，如图2d所示，可以使用已知的晶圆键合工艺将复合层264键合到半导体衬底200。
69.如图2e所示，包括牺牲层265和绝缘层263的复合层264的一部分可以随后在解键合工艺中沿着分隔异质材料层的异质界面(例如绝缘层263和单晶硅层205之间的界面)被破坏并从半导体衬底200的其余部分剥离。因此，仅单晶硅层205留在碳掺杂氮化硅层213的顶部上。使用硅晶圆的这种键合和解键合工艺还使得易于控制单晶硅层205的厚度，从而控制界面层204的厚度。
70.直到该步骤，在半导体衬底200之上形成界面层204。在一些实施方式中，界面层204具有在50nm与10μm之间的厚度。在一些特定应用中，界面层204可以形成为具有1μm至10μm的厚度，使得最终器件可以具有更好的结构刚性，这将减少由于存储堆叠层的多层结构引起的内部应力增加而导致的弯曲或剥离。
71.参考图2f，可以在界面层204内形成多个绝缘岛266。这样的绝缘岛266的位置可以与在半导体衬底200内形成局部触点(包括沟道局部触点250和字线局部触点252)的位置相邻。在一些实施方式中，每个绝缘岛266的宽度可以等于或略大于其相邻局部触点的宽度，使得当随后在绝缘岛266内部形成互连(如下面的图2h所示)时，互连可以被其侧壁上的剩余绝缘岛266包裹，同时具有与其相邻局部触点的表面积基本相同的接触面积，从而改善电连接性。在一些实施方式中，绝缘岛266的上表面与界面层204的上表面齐平。半导体衬底200的这种增强的平坦度允许在其上容易地形成另一半导体结构。作为制造绝缘岛266的一个示例，可以使用湿法蚀刻和/或干法蚀刻(例如rie)在上述位置穿过界面层204蚀刻多个开口，随后使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其他合适的工艺或其任何组合)用电介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合)填充开口。
72.方法300前进到操作308，其中在界面层204之上形成多个外围电路208，如图2g至2h所示。外围电路208通过互连207电连接到存储堆叠层214。
73.如图2g所示，在一些实施方式中，在界面层204之上形成栅极结构247。每个栅极结构247可以包括由侧壁上的间隔层(例如，氮化硅层)或顶表面上的栅极电介质层(例如，氧化硅层或高k电介质层)围绕的栅电极。栅电极可以包括导电材料，包括但不限于w、co、cu、al、多晶硅、掺杂硅、硅化物或其任何组合。为了形成栅电极，可以使用一种或多种薄膜沉积工艺(例如cvd、pvd、ald或其任何组合)在界面层204上沉积导电层，例如多晶硅层。然后，根据预定图案，通过湿法蚀刻和/或干法蚀刻(例如drie)去除导电层的某些部分，以在界面层204的顶部上留下栅电极，如图2g所示。
74.如图2h所示，可以形成多个晶体管，每个晶体管包括栅极结构247和在界面层204中作为掺杂区域形成的一对漏极和源极(未示出)。在一些实施方式中，通过离子注入和/或热扩散在界面层204中形成掺杂区域(未示出)，其例如用作晶体管的源极区域和/或漏极区域。在一些实施方式中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积在界面层204中形成隔离区域(例如sti)。晶体管可以在界面层204上形成外围电路208。
75.在一些实施方式中，外围电路208的穿透到界面层204中的部分是互连207，如图2h所示，外围电路208通过该互连207电连接到存储堆叠层214。例如，通过根据对应于局部触点(包括沟道局部触点250和字线局部触点252)的图案的图案来设计用于蚀刻硅层209的光掩模以在其中生成多个晶体管，可以实现这种配置。因此，可在对应于局部触点的位置处形成外围电路208和互连207。在一些实施方式中，蚀刻硅层209直到到达界面层204的底表面，使得晶体管的构成互连207的部分与用于传输电信号的局部触点接触。在一些实施方式中，外围电路208可以包括垂直互连接入(via)触点。这种互连可以广泛地包括任何合适类型的互连，例如中段制程(meol)互连和后段制程(beol)互连。在一些其他实施方式中，尤其在界面层204厚度较大的情况下，外围电路208可以包括tsv类型的触点。
76.如图2h所示，在形成外围电路208之后，进一步形成触点254和255以便于在外围电路208和3d存储装置外部的电路之间传输电信号。与上文所述的其他触点的形成类似，触点254和255可以通过使用多种工艺形成，包括但不限于光刻、蚀刻、薄膜沉积、cmp和任何其他合适的工艺。在一些实施方式中，绝缘层256和钝化层258可以沉积在触点254和255的顶部上。
77.方法300前进到操作310、312和314，其中支撑衬底260在第一表面上键合到半导体衬底200，从半导体衬底200去除载体衬底201和停止层234(在图2h中示出)以暴露与第一表面相对的第二表面，并且在第二表面上形成互连层235，如图2i和2j中所示。
78.如图2i所示，半导体衬底200的视图从图2h中的视图上下翻转。从图2i开始，将沿着垂直方向(即，图2i和2g中的y方向)相反地描述半导体衬底200的不同部件之间的空间关系。然而，这不会改变这些部件在半导体衬底200内的物理位置。在制造过程中，半导体衬底200可以由机器(例如，cmp机器、抛光研磨机等)翻转，使得在之前的操作(诸如操作302、304、306和308)中在其底部的载体衬底201现在面朝上。
79.根据本公开内容，整个半导体衬底200的厚度通常在1μm与100μm之间。取决于制造工艺，厚度可能太小而不能确保足够的结构刚性，因此在一些情况下往往引起半导体器件的弯曲、剥离、破裂或其他缺陷。因此，在一些实施方式中，可经由键合工艺将支撑衬底260添加到半导体衬底200的第一侧上以增加结构刚性。键合表面可以是半导体衬底200的具有钝化层258的一侧上的表面。支撑衬底260的厚度可以至少为300μm。在一些实施方式中，支
撑衬底260可以包括硅并且具有750μm的厚度。在一些实施方式中，支撑衬底260可直接或利用中介层键合到半导体衬底200。
80.在一些实施方式中，可从半导体衬底200的第二侧去除载体衬底201直到由停止层234停止为止。第二侧可以与第一侧相对。可以通过cmp、研磨、干法蚀刻和/或湿法蚀刻去除载体衬底201。在一些实施方式中，可剥离载体衬底201。在载体衬底201包括硅且停止层234包括氮化硅的一些实施方式中，载体衬底201通过硅cmp去除，当到达具有除硅以外的材料的停止层234(即，充当背面cmp停止层)时，其可自动停止。在一些实施方式中，通过使用氢氧化四甲铵(tmah)的湿法蚀刻来去除载体衬底201(硅衬底)，当到达具有除硅以外的材料的停止层234(即，充当背面蚀刻停止层)时，其自动停止。停止层234可确保载体衬底201的完全去除，而无需顾及减薄之后的厚度均匀性。
81.在一些实施方式中，在去除载体衬底201之后，通过使用例如磷酸湿法蚀刻、cmp或研磨来去除停止层234。结果，填充层220的上表面和部分沟道结构224被暴露。沟道结构224的暴露部分可以包括关于每个沟道结构224的存储膜226的顶部部分(包括阻挡层、存储层和隧穿层)和半导体沟道228。在一些实施方式中，掺杂半导体沟道228的暴露的顶部部分以增加导电性。例如，可以执行倾斜离子注入工艺以用任何合适的掺杂剂(例如，诸如p、as或sb的n型掺杂剂)将半导体沟道228的顶部部分(例如，包括多晶硅)掺杂到期望的掺杂浓度，从而产生掺杂部分228a并留下半导体沟道228的其余部分作为未掺杂部分228b，如图2j所示。
82.在一些实施方式中，在半导体衬底200的表面上形成掺杂半导体层222。例如，使用一种或多种薄膜沉积工艺(例如，ald、cvd、pvd、任何其他合适的工艺或其任何组合)在半导体衬底200的表面之上沉积半导体层(例如，多晶硅)。可以使用离子注入和/或热扩散用n型掺杂剂(例如p、as或sb)掺杂沉积的半导体层。在一些实施方式中，为了形成掺杂半导体层222，当在半导体衬底200的表面之上沉积半导体层时，执行诸如p、as或sb的n型掺杂剂的原位掺杂。在一些实施方式中，根据需要可以执行cmp工艺以去除任何过量的掺杂半导体层222。
83.随后，在掺杂半导体层222上形成一个或多个ild层262。可以通过使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其他合适的工艺或其任何组合)在掺杂半导体层222的顶表面上沉积电介质材料，来形成ild层262。可形成多个触点开口(未示出)以暴露半导体衬底200中的各种部件，诸如外围触点246和248，以及具有位于下面的沟道结构224的掺杂半导体层222的部分，如图2j所示。在一些实施方式中，使用湿法蚀刻和/或干法蚀刻，例如rie，形成触点开口。
84.如图2j所示，根据一些实施方式，在触点开口中形成导电层，从而形成源极触点232、触点焊盘240以及触点242和244，以及从而在ild层262的未蚀刻部分之上形成再分布层236，其电连接多个触点。根据一些实施方式，源极触点232在掺杂半导体层222上方并与其接触。在一些实施方式中，使用一种或多种薄膜沉积工艺(例如ald、cvd、pvd、任何其他合适工艺或其任何组合)将导电层(例如al)沉积到触点开口中以填充触点开口。然后可以执行诸如cmp的平坦化工艺以去除多余的导电层。随后，可以在触点242、再分布层236和源极触点232之上形成钝化层238。ild层262和再分布层236可以统称为互连层235。
85.根据本公开内容的一方面，一种3d存储装置包括第一半导体结构、与第一半导体
结构相对的第二半导体结构、以及在第一半导体结构和第二半导体结构之间的界面层。第一半导体结构包括具有多个交错的堆叠导电层和堆叠电介质层的存储堆叠层。第二半导体结构包括电连接到存储堆叠层的多个外围电路。界面层包括单晶硅和在存储堆叠层与外围电路之间的多个互连。
86.在一些实施方式中，界面层还包括绝缘层、碳掺杂氮化硅层和单晶硅层，并且从第一半导体结构到第二半导体结构依次设置绝缘层、碳掺杂氮化硅层和单晶硅层。
87.在一些实施方式中，第一半导体结构还包括延伸穿过存储堆叠层的沟道结构。沟道结构包括存储膜、半导体沟道和沟道插塞。多个互连中的每一个是外围电路的一部分。外围电路进一步通过沟道插塞、沟道局部触点和外围电路的互连电连接到沟道结构。多个互连中的每一个是多个外围电路中的一个的一部分。
88.在一些实施方式中，半导体沟道还包括比沟道插塞更远离界面层的掺杂部分。
89.在一些实施方式中，堆叠导电层包括横向面对掺杂部分的源极选择栅极。
90.在一些实施方式中，3d存储装置还包括在存储堆叠层和掺杂半导体层之间的填充层。
91.在一些实施方式中，多个互连包括一个或多个tsv类型的触点。
92.在一些实施方式中，界面层的厚度在1μm与10μm之间。
93.在一些实施方式中，第二半导体结构的背向界面层的一侧附着到支撑衬底。
94.在一些实施方式中，支撑衬底的厚度为至少300μm。
95.根据本公开内容的另一方面，提供了一种用于形成3d存储装置的方法。提供半导体衬底，其具有载体衬底、停止层和填充层。在半导体衬底中形成存储堆叠层和延伸穿过存储堆叠层的多个沟道结构。每个沟道结构包括存储膜、半导体沟道和沟道插塞。在半导体衬底之上形成界面层。界面层包括单晶硅。在界面层之上形成多个外围电路。外围电路电连接到存储堆叠层。支撑衬底从第一侧键合到半导体衬底。从半导体衬底的第二侧去除载体衬底以暴露表面。第二侧与第一侧相对。在暴露的表面上形成互连层。
96.在一些实施方式中，在去除载体衬底之后，从半导体衬底的第二侧进一步去除停止层以暴露表面。
97.在一些实施方式中，为了形成界面层，在半导体衬底之上形成绝缘层，在绝缘层之上形成碳掺杂氮化硅层，并且在碳掺杂氮化硅层之上形成单晶硅层。
98.在一些实施方式中，界面层的厚度在1μm与10μm之间。
99.在一些实施方式中，对半导体沟道的比沟道插塞更远离界面层的部分进行掺杂。
100.在一些实施方式中，形成垂直相邻于沟道插塞的局部触点和垂直相邻于局部触点的界面触点。在界面层中形成多个互连。多个互连电连接到界面触点和局部触点。
101.在一些实施方式中，为了形成界面层，蚀刻绝缘层、碳掺杂氮化硅层和单晶硅层，直到暴露出界面触点和局部触点，并且在界面层的蚀刻位置中形成互连。
102.在一些实施方式中，多个互连包括一个或多个tsv类型的触点。
103.在一些实施方式中，在界面层之上形成多个栅极结构。
104.在一些实施方式中，在形成多个栅极结构之后形成多个外围电路。
105.在一些实施方式中，在填充层和互连层之间形成掺杂半导体层。多个互连中的每一个是多个外围电路中的一个的一部分。
106.在一些实施方式中，为了形成互连层，在掺杂半导体层之上形成一个或多个层间电介质(ild)层，并且在互连层中形成一个或多个触点和再分布层。一个或多个触点包括源极触点。
107.在一些实施方式中，支撑衬底的厚度为至少300μm。
108.根据本公开内容的又一方面，一种系统包括被配置为存储数据的3d存储装置和耦合到3d存储装置并被配置为控制3d存储装置的存储器控制器。3d存储装置包括第一半导体结构、与第一半导体结构相对的第二半导体结构、以及在第一半导体结构和第二半导体结构之间的界面层。第一半导体结构包括具有多个交错的堆叠导电层和堆叠电介质层的存储堆叠层。第二半导体结构包括电连接到存储堆叠层的多个外围电路。界面层包括单晶硅和在存储堆叠层与外围电路之间的多个互连。
109.在一些实施方式中，系统还包括主机，主机耦合到存储器控制器并被配置为发送或接收数据。
110.在一些实施方式中，界面层还包括绝缘层、碳掺杂氮化硅层和单晶硅层，并且从第一半导体结构到第二半导体结构依次设置绝缘层、碳掺杂氮化硅层和单晶硅层。
111.在一些实施方式中，第一半导体结构还包括延伸穿过存储堆叠层的沟道结构。沟道结构包括存储膜、半导体沟道和沟道插塞。多个互连中的每一个是外围电路的一部分。外围电路进一步通过沟道插塞、沟道局部触点和外围电路的互连电连接到沟道结构。
112.在一些实施方式中，半导体沟道还包括比沟道插塞更远离界面层的掺杂部分。
113.在一些实施方式中，堆叠导电层包括横向面对掺杂部分的源极选择栅极。
114.在一些实施方式中，3d存储装置还包括在存储堆叠层和掺杂半导体层之间的填充层。
115.在一些实施方式中，多个互连包括一个或多个tsv类型的触点。
116.在一些实施方式中，界面层的厚度在1μm与10μm之间。
117.在一些实施方式中，第二半导体结构的背向界面层的一侧附着到支撑衬底。
118.在一些实施方式中，支撑衬底的厚度为至少300μm。
119.可以容易地修改特定实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，这样的适应和修改旨在处于所公开的实施方式的等同变换的含义和范围内。
120.本公开内容的广度和范围不应受上述示例性实施方式中的任一个限制，而应仅根据所附权利要求及其等同变换来限定。