具有复合模制层的半导体结构的制作方法

具有复合模制层的半导体结构
1.相关申请的交叉引用
2.本技术基于并要求于2021年1月11日在韩国知识产权局提交的韩国专利申请no.10-2021-0003566的优先权，该申请的内容以引用方式全部并入本文中。
技术领域
3.本发明构思涉及一种半导体结构，更具体地，涉及一种包括模制层的半导体结构。


背景技术：

4.基于对半导体装置(例如，动态随机存取存储器(dram)装置)的更高集成度的需求，半导体装置的电容器的尺寸也正在减小。然而，即使当电容器的尺寸减小时，半导体装置的单位单元所需的电容也具有相同值或更大的值。因此，电容器的高度(例如，底部电极的高度)增加，并且用于形成底部电极的模制层的高度也增加。


技术实现要素：

5.本发明构思提供一种包括即使在电容器的高度增加时也易于形成电容器的模制层的半导体结构，即，提供一种包括复合模制层的半导体结构。
6.根据本发明构思的实施例，提供了一种基板上的半导体结构，该半导体结构包括：芯片区域，其包括基板上的多个半导体芯片；以及外围区域，其在芯片区域的外围处，外围区域包括模制结构。模制结构可包括在基板上的基础模制层和在基础模制层上的复合模制层，复合模制层包括至少一个弯曲牺牲层和至少一个弯曲防止层。
7.根据本发明构思的实施例，提供了一种基板上的半导体结构，该半导体结构包括：芯片区域，其包括基板上的多个半导体芯片；以及外围区域，其在芯片区域的外围处，外围区域包括模制结构。模制结构可包括：基础模制层，其在基板上；在基础模制层上的复合模制层，复合模制层包括至少一个弯曲牺牲层和至少一个弯曲防止层；以及支承件层，其位于基础模制层下方或复合模制层上。
8.根据本发明构思的实施例，提供了一种基板上的半导体结构，该半导体结构包括：芯片区域，其包括基板上的多个半导体芯片；以及外围区域，其在芯片区域的外围处并且包括模制结构。模制结构可以包括在基板上的下基础模制层、在下基础模制层上的下支承件层、在下支承件层上的上基础模制层、在上基础模制层上并且包括至少一个弯曲牺牲层和至少一个弯曲防止层的复合模制层、以及在复合模制层上的上支承件层。
附图说明
9.从下面结合附图的详细描述中，将更清楚地理解本发明构思的示例实施例，在附图中：
10.图1是根据一些示例实施例的半导体结构的俯视图；
11.图2是沿图1中所示的线ii-ii'截取的半导体结构的截面图；
12.图3是根据一些示例实施例的图2中所示的半导体结构的一部分的放大图；
13.图4是根据一些示例实施例的图2中所示的半导体结构的一部分的放大图；
14.图5是根据一些示例实施例的图2中所示的半导体结构的一部分的放大图；
15.图6a和图6b分别是根据一些示例实施例的模制结构和根据比较示例的模制结构的截面图；
16.图7是根据一些示例实施例的包括在半导体结构中的半导体芯片的俯视图；
17.图8是沿图7中所示的线b-b'截取的截面图；
18.图9是根据一些示例实施例的包括在半导体结构中的半导体芯片的截面图；
19.图10是根据一些示例实施例的包括在半导体结构中的半导体芯片的截面图；
20.图11是根据一些示例实施例的包括在半导体结构中的半导体芯片的截面图；
21.图12至图18是用于描述根据一些示例实施例的制造包括在半导体结构中的半导体芯片的方法的截面图；
22.图19和图20是用于描述根据一些示例实施例的制造包括在半导体结构中的半导体芯片的方法的截面图；
23.图21是根据一些示例实施例的包括在半导体结构中的半导体芯片的俯视图；
24.图22是图21所示的半导体芯片的透视图；
25.图23a和图23b分别是沿图21所示的线x1-x1'和线y1-y1'截取的截面图；
26.图24是根据一些示例实施例的包括在半导体结构中的半导体芯片的俯视图，且图25是图24中所示的半导体芯片的透视图；以及
27.图26示出了根据一些示例实施例的包括半导体结构中所包括的半导体芯片的系统。
具体实施方式
28.在下文中，将参照附图详细地描述本发明构思的示例实施例。本发明构思的以下实施例可以通过(例如，一个)示例实施例来实现和/或还可以通过一个或多个实施例的组合来实现。因此，本发明构思不应被解释为限于一个实施例。
29.尽管术语“第一”、“第二”、“第三”等可在本文中用于描述各种元件、部件、区域、层和/或区段，但这些元件、部件、区域、层和/或区段不应受到这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或区段与另一个元件、部件、区域、层或区段区分开。因此，在不脱离本公开的范围的情况下，下面讨论的第一元件、部件、区域、层或区段可以被称为第二元件、部件、区域、层或区段。
30.为了便于描述，在本文中可以使用诸如“下方”、“下部”、“上方”、“上部”等的空间相对术语来描述附图中所示的一个元件或特征与另一个元件或特征的关系。将理解，空间相对术语旨在除了图中所描绘的定向之外还包括装置在使用或操作中的不同定向。装置可以以其它方式定向(旋转90度或处于其它方位)，并且相应地解释本文所使用的空间相对描述。此外，当元件被称为在两个元件“之间”时，该元件可以是该两个元件之间的唯一元件，或者可以存在一个或多个其他中间元件。
31.当术语“约”或“基本上”在本说明书中与数值结合使用时，其意图是相关联的数值包括在所述数值附近的制造公差(例如，
±
10％)。此外，当词语“大致”和“基本上”与几何形
状结合使用时，其意图是几何形状的精度不是必需的，而是形状的自由度在本公开的范围内。此外，无论数值或形状是否被“约”或“基本上”修饰，都将理解，这些值和形状应被解释为包括在所述数值或形状附近的制造或操作公差(例如，
±
10％)。
32.在本说明书中，除非明显指出其它情况，否则部件的单数形式可以包括部件的复数形式。为了更清楚地描述本发明构思，附图中的元件可能被夸大。
33.图1是根据一些示例实施例的半导体结构的俯视图。
34.参照图1，半导体结构10可以包括芯片区域16和在芯片区域16周围的外围区域18，芯片区域16包括在基板12的表面上的多个半导体芯片(和/或半导体装置)14。基板12可以是和/或可以包括半导体基板或半导体晶片。例如，基板12可以包括硅基板或硅晶片。
35.半导体芯片14可形成在基板12的芯片区域16中。例如，除了基板12的边缘的一部分之外，芯片区域16可位于(和/或覆盖)基板12的整个表面上。半导体芯片14可为动态随机存取存储器(dram)装置；并且半导体芯片14中的每一个可以包括形成在基板12上的电容器。
36.电容器可以包括底部电极、在底部电极上的介电层和在介电层上的顶部电极。在一些实施例中，支承件层可以形成在电容器中所包括的底部电极之间。
37.半导体芯片14可以包括集成电路。集成电路可以包括存储器电路和/或逻辑电路。半导体芯片14可以包括多个各种单独的装置。例如，单独的装置可以包括金属氧化物半导体(mos)晶体管。稍后将更详细地描述形成在芯片区域16中的半导体芯片14。
38.模制结构可以位于芯片区域16和外围区域18中。例如，外围区域18中的模制结构可以包括当制造半导体芯片14时制成的结构。模制结构可以包括用于形成包括在半导体芯片14中的电容器的结构。将参照图2详细地描述形成在外围区域18中的模制结构。另外，形成在芯片区域16中的模制结构可以包括图2所示的部件中的蚀刻停止层和支承件层。
39.图2是沿图1中所示的线ii-ii'截取的半导体结构的截面图。
40.图2可以是位于外围区域18(见图1)的一侧的半导体结构10的截面图。半导体结构10可以包括形成在基板12上的层间绝缘层20。层间绝缘层20可以包括诸如二氧化硅(sio2)的绝缘体。在一些示例实施例中，sio2可以是和/或包括硼磷硅玻璃(bpsg)、原硅酸四乙酯(teos)和/或磷硅玻璃(psg)。
41.半导体结构10可以包括形成在层间绝缘层20上的模制结构ms。模制结构ms可以包括蚀刻停止层22、下基础模制层24、下支承件层28、上基础模制层30、复合模制层32、中间支承件层36、复合模制保护层38和上支承件层42。蚀刻停止层22可以包括相较于包括在半导体结构10中的另一材料的蚀刻选择性材料。例如，在半导体结构包括sio2的情况下，蚀刻停止层22可以包括氮化硅(sin)。在一些实施例中，在图2所示的部件中，仅蚀刻停止层22、下支承件层28、中间支承件层36和上支承件层42中的任何一个可以保留在形成在芯片区域16(参见图1)中的模制结构ms中。
42.在一些实施例中，下基础模制层24和上基础模制层30可以包括sio2。在一些实施例中，下支承件层28、中间支承件层36和/或上支承件层42可以包括具有掺杂剂的蚀刻选择性材料。例如，在蚀刻停止层22包括sin的情况下，下支承件层28、中间支承件层36和/或上支承件层42可以包括碳氮化硅(sicn)。复合模制层32可包括弯曲牺牲层和弯曲防止层。将在后面更详细地描述复合模制层32。复合模制保护层38可包括蚀刻选择性材料(例如，
sin)。
43.暴露出蚀刻停止层22的表面的第一开口26可以形成在下基础模制层24的一侧。如下面将描述的，弯曲部分(例如，下基础模制层24的具有弓形形状的部分)可以不形成在第一开口26的侧壁ep2上。第二开口34可以形成在上基础模制层30的一侧和复合模制层32的一侧上。第三开口40可形成在复合模制保护层38的一侧。
44.图2中的半导体结构10包括下支承件层28、中间支承件层36和上支承件层42中的全部。然而，示例实施例不限于此。例如，在一些实施例中，半导体结构10可仅包括下支承件层28、中间支承件层36和/或上支承件层42中的至少一者。在一些实施例中，半导体结构10可不包括下支承件层28、中间支承件层36和上支承件层42中的全部。在一些实施例中，上支承件层42的厚度可大于下支承件层28的厚度。
45.图2中的半导体结构10包括分别由下支承件层28和中间支承件层36分开的第一开口26、第二开口34和第三开口40中的全部。然而，在一些实施例中，当半导体结构10不包括下支承件层28和/或中间支承件层36时，第一开口26、第二开口34和/或第三开口40可以被统称为开口。
46.图2中的半导体结构10包括由下支承件层28分开的下基础模制层24和上基础模制层30两者。然而，在一些实施例中，当半导体结构10不包括下支承件层28时，下基础模制层24和上基础模制层30可以被统称为基础模制层。
47.半导体结构10可以包括复合模制层32。复合模制层32可以位于模制结构ms的上部中。当形成第一开口26、第二开口34和第三开口40时，如下所述，复合模制层32可以阻止和/或减轻由于第一开口26、第二开口34和/或第三开口40中的蚀刻气体(例如，氟碳化合物气体(c
xfy
))的不均匀浓度而导致的半导体结构10的蚀刻集中(etching concentration)。
48.例如，当形成第一开口26、第二开口34和第三开口40时，复合模制层32可以阻止蚀刻集中。因此，在复合模制层32中，具有弓形形状的弯曲部分可以不形成在第二开口34的侧壁ep1上。
49.尽管图2中的半导体结构10包括形成在中间支承件层36上的复合模制保护层38，但是在一些实施例中，可以不形成复合模制保护层38。
50.图3是根据一些实施例的图2中所示的半导体结构的一部分的放大图。
51.图3是半导体结构10的部分44(见图2)的放大图。提供图3来描述模制结构ms(见图2)的一部分。还提供图3来描述包括在半导体结构10中的复合模制层32(见图2)。复合模制层32可以位于在下支承件层28上的上基础模制层30上。复合模制层32可以位于中间支承件层36下方。
52.复合模制层32可包括材料层，其被提供以阻止和/或减轻蚀刻集中的形成和/或防止(和/或减轻)在第二开口34的侧壁ep1(见图2)上形成具有弓形形状的弯曲部分，如上所述。复合模制层32可包括第一至第n+1弯曲牺牲层32_a1、32_a2至32_an和32_an+1(其中n是正整数)以及第一至第n弯曲防止层32_b1和32_b2至32_bn(其中n是正整数)。
53.例如，复合模制层32可包括多个材料层，其中第一至第n+1弯曲牺牲层32_a1、32_a2至32_an和32_an+1以及第一至第n弯曲防止层32_b1和32_b2至32_bn交替堆叠。复合模制层32可以通过诸如化学气相沉积(cvd)(例如，等离子体增强cvd(pecvd))的沉积方法形成。在一些实施例中，包括在复合模制层32中的第一至第n+1弯曲牺牲层32_a1、32_a2至32_an
和32_an+1以及第一至第n弯曲防止层32_b1和32_b2至32_bn可在同一沉积装置中形成和/或通过原位方法形成。
54.上基础模制层30可具有比第一至第n+1弯曲牺牲层32_a1、32_a2至32_an和32_an+1(和/或比复合模制层32)更大的厚度。上基础模制层30可包括与第一至第n+1弯曲牺牲层32_a1、32_a2至32_an和32_an+1相同的材料，并且/或者可包括与第一至第n弯曲防止层32_b1和32_b2至32_bn不同的材料。
55.复合模制层32可包括：第一弯曲防止复合层32_ab1，其包括位于上基础模制层30上的第一弯曲牺牲层32_a1和第一弯曲防止层32_b1；以及第二弯曲防止复合层32_ab2，其包括位于第一弯曲防止复合层32_ab1上的第二弯曲牺牲层32_a2和第二弯曲防止层32_b2。
56.多个第一弯曲防止复合层32_ab1和多个第二弯曲防止复合层32_ab2可以顺序地堆叠在上基础模制层30上。例如，复合模制层32可以包括弯曲防止复合层32_abn(其中n是正整数)。在一些实施例中，在复合模制层32中，附加的弯曲牺牲层32_an+1还可形成在其中多个弯曲防止复合层32_ab1至32_abn顺序地堆叠的最终结构上(例如，附加的弯曲牺牲层32_an+1可形成在最上面的弯曲防止复合层32_abn上)。
57.包括在第一至第n+1弯曲牺牲层32_a1、32_a2至32_an和32_an+1中的材料层中的每一个可以形成几nm的厚度，以便防止模制结构ms(见图2)的侧壁ep1(见图2)上的轮廓(例如，蚀刻轮廓)的变化。例如，包括在第一至第n+1弯曲牺牲层32_a1、32_a2至32_an和32_an+1中的材料层中的每一个可形成为10nm或更小的厚度，例如，形成为从约1nm至约10nm的厚度。
58.包括在第一至第n弯曲防止层32_b1、32_b2至32_bn中的材料层中的每一个可形成为几nm的厚度，以防止模制结构ms(见图2)的侧壁ep1(见图2)的轮廓(例如，蚀刻轮廓)的变化。例如，包括在第一至第n弯曲防止层32_b1和32_b2至32_bn中的材料层中的每一个可形成为10nm或更小的厚度，例如，形成为从约1nm至约10nm的厚度。
59.第一至第n+1弯曲牺牲层32_a1、32_a2至32_an和32_an+1可以包括这样的材料：其容易被选择用来蚀刻包括在上基础模制层30和/或下基础模制层24(见图2)中的材料(例如，sio2)的蚀刻气体(例如，基于c
xfy
的气体)蚀刻。
60.例如，在蚀刻气体被选择以蚀刻sio2的一些实施例中，第一至第n+1弯曲牺牲层32_a1、32_a2至32_an和32_an+1可以包括sio2、氮氧化硅(sion)和/或掺杂有非金属元素的sio2。在一些实施例中，掺杂有非金属元素的sio2可包括掺杂有氢(h)、碳(c)、硼(b)和/或砷(as)中的至少一种的sio2。
61.第一至第n弯曲防止层32_b1和32_b2至32_bn可包括这样的材料：其不容易被用于蚀刻上基础模制层30和/或下基础模制层24(见图2)(例如，包括在上基础模制层30和/或下基础模制层24中的sio2)的蚀刻气体(例如，基于c
xfy
的气体)蚀刻。例如，包括在第一至第n弯曲防止层32_b1和32_b2至32_bn中的材料可以被认为是相对于蚀刻气体的蚀刻选择性材料和/或抗蚀刻材料。
62.在一些实施例中，第一至第n弯曲防止层32_b1、32_b2至32_bn可包括氮化硅(sin)和/或掺杂有非金属元素的sin。掺杂有非金属元素的sin可包括掺杂有h、c、b和/或as中的至少一种的sin。
63.图4是根据一些示例实施例的图2中所示的半导体结构的一部分的放大图。
64.图4是半导体结构10的部分44(见图2)的放大图。相较于图3的模制结构ms，除了模制结构ms1包括复合模制层32-1之外，图4的模制结构ms1可与图3的模制结构ms相同。在图4中，将简要描述或省略与图3的描述相同的描述。
65.复合模制层32-1可以包括如上所述被提供以阻止和/或减轻蚀刻集中和/或防止在第二开口34的侧壁ep1(见图2)上形成具有弓形形状的弯曲部分的材料层。复合模制层32-1可包括第一弯曲牺牲层32_a1、第二弯曲牺牲层32_a2、第一弯曲防止层32_b1、第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2。在一些实施例中，复合模制层32-1的厚度可以小于图3中的复合模制层32的厚度。
66.复合模制层32-1可以通过沉积方法(例如，cvd(例如，pecvd))形成。包括在复合模制层32-1中的第一弯曲牺牲层32_a1、第二弯曲牺牲层32_a2、第一弯曲防止层32_b1、第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2可使用同一沉积装置和/或通过原位方法形成。
67.第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2可在第一弯曲牺牲层32_a1、第二弯曲牺牲层32_a2和第一弯曲防止层32_b1之中(例如，之间)。上基础模制层30的厚度可大于第一弯曲牺牲层32_a1和/或第二弯曲牺牲层32_a2的厚度。上基础模制层30可包括与第一弯曲牺牲层32_a1和第二弯曲牺牲层32_a2相同的材料，并且可包括与第一弯曲防止层32_b1、第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2的材料不同的材料。
68.复合模制层32-1可包括第一弯曲防止复合层32_ac1，其包括顺序地形成在上基础模制层30上的第一弯曲牺牲层32_a1和第一弯曲防止缓冲层32_c1。例如，复合模制层32-1可包括形成在第一弯曲防止复合层32_ac1上的第一弯曲防止层32_b1。复合模制层32-1可包括第二弯曲防止复合层32_ca2，其包括顺序地形成在第一弯曲防止层32_b1上的第二弯曲防止缓冲层32_c2和第二弯曲牺牲层32_a2。
69.包括在第一弯曲牺牲层32_a1、第二弯曲牺牲层32_a2、第一弯曲防止层32_b1、第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2中的材料层中的每一个可以形成为几nm的厚度。例如，包括在第一弯曲牺牲层32_a1、第二弯曲牺牲层32_a2、第一弯曲防止层32_b1、第一弯曲防止缓冲层32_c1和/或第二弯曲防止缓冲层32_c2中的材料层中的每一个可形成为10nm和/或更小的厚度(例如，从约1nm到约10nm的厚度)。
70.第一弯曲牺牲层32_a1和第二弯曲牺牲层32_a2可各自包括这样的材料：其容易被用于蚀刻包括在上基础模制层30和/或下基础模制层24(见图2)中的材料(例如，sio2)的蚀刻气体(例如，基于c
xfy
的气体)蚀刻。
71.例如，在蚀刻气体被选择以蚀刻sio2的一些实施例中，第一弯曲牺牲层32_a1和第二弯曲牺牲层32_a2可各自包括sio2、sion和/或掺杂有非金属元素的sio2。非金属元素可包括h、c、b和/或as中的至少一种。
72.第一弯曲防止层32_b1可包括这样的材料：其不容易被用于蚀刻包括在上基础模制层30和/或下基础模制层24(见图2)中的材料(例如，sio2)的蚀刻气体(例如，基于c
xfy
的气体)蚀刻。例如，包括在第一弯曲防止层32_b1中的材料可被认为是相对于蚀刻气体的蚀刻选择性材料和/或抗蚀刻材料。
73.在一些实施例中，第一弯曲防止层32_b1可包括sin和/或掺杂有非金属元素的sin。掺杂有非金属元素的sin可以包括掺杂有h、c、b和/或as中的至少一种的sin。
74.第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2可以包括这样的材料：其容易被用于蚀刻包括在上基础模制层30或下基础模制层24(见图2)中的sio2的蚀刻气体(例如，基于c
xfy
的气体)蚀刻。在一些实施例中，在存在蚀刻气体的情况下，第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2可以以与第一弯曲牺牲层32_a1和第二弯曲牺牲层32_a2不同的速率蚀刻。
75.在一些实施例中，第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2可以包括sion和/或掺杂有非金属元素的sion。掺杂有非金属元素的sion可以包括掺杂有h、c、b和/或as中的至少一种的sion。
76.在一些实施例中，当第一弯曲防止缓冲层32_c1和第二弯曲防止缓冲层32_c2包括sio
1-xnx
(其中0＜x＜1)时，第一弯曲牺牲层32_a1和第二弯曲牺牲层32_a2可以包括sio
1-x
(其中x＝0，例如，sio
1-xnx
可以是sio)，并且第一弯曲防止层32_b1可以包括sio
1-xnx
(其中x＝1，例如，sio
1-xnx
可以是sin)。
77.图5是根据一些示例实施例的图2中所示的半导体结构的一部分的放大图。
78.图5是半导体结构10的部分44(见图2)的放大图。相较于分别在图3和图4中所示的模制结构ms和ms1，除了模制结构ms2包括复合模制层32-2之外，图5中的模制结构ms2可与模制结构ms和ms1相同。在图5中，将简要描述或省略与图3和/或图4中的描述相同的描述。
79.复合模制层32-2可包括第一至第n弯曲牺牲层32_a1、32_a2至32_an(其中n是正整数)、第一至第n弯曲防止层32_b1至32_bn、以及第一至第n弯曲防止缓冲层32_c1、32_c2至32_cn。在一些示例实施例中，复合模制层32-2的厚度可以大于图4中的复合模制层32-1的厚度。
80.复合模制层32-2可以通过诸如cvd(例如，通过pecvd)的沉积方法形成。包括在复合模制层32-2中的第一至第n弯曲牺牲层32_a1和32_a2至32_an、第一至第n弯曲防止层32_b1至32_bn以及第一至第n弯曲防止缓冲层32_c1和32_c2至32_cn可在同一沉积装置中形成，和/或通过原位方法形成。
81.第一至第n弯曲防止缓冲层32_c1和32_c2至32_cn可在第一至第n弯曲牺牲层32_a1和32_a2至32_an与第一至第n弯曲防止层32_b1至32_bn之中(例如，之间)。上基础模制层30可包括与第一至第n弯曲牺牲层32_a1和32_a2至32_an相同的材料，并且可包括与第一至第n弯曲防止层32_b1至32_bn以及第一至第n弯曲防止缓冲层32_c1和32_c2至32_cn的材料不同的材料。
82.复合模制层32-2可包括第一弯曲防止复合层32_ac1，其包括顺序地形成在上基础模制层30上的第一弯曲牺牲层32_a1和第一弯曲防止缓冲层32_c1。复合模制层32-2可包括形成在第一弯曲防止复合层32_ac1上的第一弯曲防止层32_b1。复合模制层32-2可包括第二弯曲防止复合层32_ca2，其包括顺序地形成在第一弯曲防止层32_b1上的第二弯曲防止缓冲层32_c2和第二弯曲牺牲层32_a2。
83.第一弯曲防止复合层32_ac1和第二弯曲防止复合层32_ca2可以顺序地堆叠在上基础模制层30上。通过这样做，复合模制层32-2可以包括弯曲防止复合层32_acn和32_can(其中n是正整数)。
84.包括在第一至第n弯曲牺牲层32_a1和32_a2至32_an、第一至第n弯曲防止层32_b1至32_bn、以及第一至第n弯曲防止缓冲层32_c1和32_c2至32_cn中的材料层中的每一个可
以形成为几nm的厚度。例如，包括在第一至第n弯曲牺牲层32_a1和32_a2至32_an、第一至第n弯曲防止层32_b1至32_bn和/或第一至第n弯曲防止缓冲层32_c1和32_c2至32_cn中的材料层中的每一个可形成为10nm或更小的厚度(例如，形成为从约1nm至约10nm的厚度)。
85.第一至第n弯曲牺牲层32_a1和32_a2至32_an可包括这样的材料：其容易被用于蚀刻包括在上基础模制层30和/或下基础模制层24(见图2)中的材料(例如，sio2)的蚀刻气体(例如，基于c
xfy
的气体)蚀刻。
86.例如，在蚀刻气体被选择以蚀刻sio2的一些实施例中，其中，第一至第n弯曲牺牲层32_a1和32_a2至32_an可包括sio2、sion和/或掺杂有非金属元素的sio2。掺杂有非金属元素的sio2可包括掺杂有h、c、b和/或as中的至少一种的sio2。
87.第一至第n弯曲防止层32_b1至32_bn可包括这样的材料：其不容易被用于蚀刻包括在上基础模制层30或下基础模制层24(见图2)中的材料(例如，sio2)的蚀刻气体(例如，基于c
xfy
的气体)蚀刻。
88.在一些实施例中，第一至第n弯曲防止层32_b1至32_bn可包括sin和/或掺杂有非金属元素的sin。掺杂有非金属元素的sin可以包括掺杂有h、c、b和/或as中的至少一种的sin。
89.第一至第n弯曲防止缓冲层32_c1和32_c2至32_cn可包括这样的材料：其容易被用于蚀刻包括在上基础模制层30或下基础模制层24(见图2)中的材料(例如，sio2)的蚀刻气体(例如，基于c
xfy
的气体)蚀刻。
90.在一些实施例中，第一至第n弯曲防止缓冲层32_c1、32_c2至32_cn可包括sion或掺杂有非金属元素的sion。掺杂有非金属元素的sion可以包括掺杂有h、c、b和/或as中的至少一种的sion。
91.在一些实施例中，第一至第n弯曲防止缓冲层32_c1和32_c2至32_cn包括sio
1-xnx
(其中0＜x＜1)，第一至第n弯曲牺牲层32_a1和32_a2至32_an可以包括sio
1-xnx
(其中x＝0，例如，sio
1-xnx
可以包括sio)，并且第一至第n弯曲防止层32_b1至32_bn可以包括sio
1-xnx
(其中x＝1，例如，sio
1-xnx
可以包括sin)。
92.图6a和图6b分别是根据一些示例实施例的模制结构和根据比较示例的模制结构的截面图。
93.详细地，图6a示出了图2和图3中的模制结构ms，且图6b示出了比较示例中的模制结构cms以用于与图6a中的模制结构ms进行比较。根据图6a中的示例实施例，模制结构ms可以包括位于下支承件层28上的上基础模制层30、复合模制层32和中间支承件层36。在模制结构ms中，由于复合模制层32，可以防止蚀刻集中，因此，在模制结构ms的侧壁ep1上可以不形成具有弓形形状的弯曲部分。
94.相反，图6b所示的比较示例的模制结构cms可包括位于下支承件层28上的上基础模制层30和中间支承件层36。在图6b所示的比较示例的模制结构cms中，可在上基础模制层30的上部发生蚀刻集中，因此，可在模制结构cms的侧壁ep1c上形成具有弓形形状的弯曲部分bp。
95.图7是根据一些示例实施例的包括在半导体结构中的半导体芯片的俯视图，且图8是沿图7中所示的线b-b'截取的截面图。
96.参照图7和图8，半导体芯片(和/或半导体装置)100可以对应于在图1所示的半导
体结构10的芯片区域16中形成的半导体芯片14中的任一个。例如，图7和图8所示的半导体芯片(和/或半导体装置)100可以对应于图1所示的半导体结构10中所包括的半导体芯片14中的任一个。
97.这里，将更详细地描述半导体芯片100的结构。半导体芯片100可以在基板110上实现。基板110可对应于图1所示的基板12，基板110可包括由器件隔离层112限定的有源区ac。在一些示例实施例中，基板110可以包括半导体材料，诸如硅(si)、锗(ge)、硅锗(sg)、碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)和/或亚磷酸铟(inp)。在一些示例实施例中，基板110可以包括导电区域，例如，掺杂有杂质的阱和/或掺杂有杂质的结构。
98.器件隔离层112可以具有浅沟槽隔离(sti)结构。例如，器件隔离层112可以包括绝缘材料，其填充形成在基板110中的器件隔离沟槽112t。绝缘材料可以包括氟硅酸盐玻璃(fsg)、未掺杂的硅酸盐玻璃(usg)、硼磷硅酸盐玻璃(bpsg)、磷硅酸盐玻璃(psg)、可流动氧化物(fox)、等离子体增强的原硅酸四乙酯(pe-teos)和/或聚硅氮烷(例如，tonen硅氮烷(tosz))，但不限于此。
99.基板110还可以包括由器件隔离层112限定的有源区ac、以及被布置为平行于基板110的上表面和/或在x方向上延伸的栅极线沟槽120t。有源区ac可各自具有相对长的岛形状并且可具有短轴和长轴。如图7所示，有源区ac的长轴可以在平行于基板110的顶表面的方向d3上布置。在示例实施例中，有源区ac可以掺杂有p型杂质或n型杂质。
100.基板110还可以包括在平行于基板110的顶表面的x方向上延伸的栅极线沟槽120t。栅极线沟槽120t可以与有源区ac交叉，并且可以以距基板110的顶表面的特定(或以其他方式确定的)深度形成。栅极线沟槽120t的一部分可以延伸到器件隔离层112中，并且栅极线沟槽120t的形成在器件隔离层112中的部分可以具有处于比栅极线沟槽120t的形成在有源区ac中的部分的水平更低的水平处的底表面。
101.第一源极/漏极区116a和第二源极/漏极区116b可以位于栅极线沟槽120t的两侧处的有源区ac的上部。第一源极/漏极区116a和第二源极/漏极区116b可以是掺杂有导电类型与掺杂在有源区ac上的杂质的导电类型不同的杂质的杂质区。第一源极/漏极区116a和第二源极/漏极区116b可以掺杂有n型杂质或p型杂质。
102.栅极结构120可以形成在栅极线沟槽120t中。栅极结构120可以包括顺序地形成在栅极线沟槽120t的内壁上的栅极绝缘层122、栅电极124和栅极盖层126。栅极绝缘层122可以以特定(和/或以其他方式确定的)厚度共形地形成在栅极线沟槽120t的内壁上。
103.栅极绝缘层122可以包括sio
x
、sin、sion、氧化物/氮化物/氧化物(ono)、和/或高k电介质材料(例如，具有高于sio
x
的介电常数)中的至少一种。例如，栅极绝缘层122可具有约10至约25的介电常数。在一些实施例中，栅极绝缘层122可包括二氧化铪(hfo2)、二氧化锆(zro2)、氧化铝(al2o3)、hfalo3、氧化钽(ta2o3)、二氧化钛(tio2)和/或它们的组合，但不限于此。
104.栅电极124可以形成在栅极绝缘层122上，以从栅极线沟槽120t的底部填充栅极线沟槽120t至特定(和/或以其它方式确定的)高度。栅电极124可以包括位于栅极绝缘层122上的功函数调整层(未示出)和在功函数调整层上填充栅极线沟槽120t的底部的掩埋金属层(未示出)。例如，功函数调整层可以包括导电材料，诸如金属、金属氮化物和/或金属碳化物。例如，功函数调整层可以包括钛(ti)、氮化钛(tin)、氮化钛铝(tialn)、碳化钛铝
(tialc)、碳氮化钛铝(tialcn)、碳氮化钛硅(tisicn)、钽(ta)、氮化钽(tan)、氮化钽铝(taaln)、碳氮化钽铝(taalcn)和/或碳氮化钽硅(tasicn)中的至少一种，且掩埋金属层可以包括钨(w)、氮化钨(wn)、tin和/或tan中的至少一种。
105.栅极盖层126可以在栅电极124上填充栅极线沟槽120t的剩余部分。栅极盖层126可以包括绝缘材料。例如，栅极盖层126可以包括sio
x
、sion和sin中的至少一种。
106.在平行于基板110的顶表面并垂直于x方向的y方向上延伸的位线结构130可以形成在第一源极/漏极区116a上。位线结构130可以包括顺序地堆叠在基板110上的位线接触件132、位线134和位线盖层136。例如，位线接触件132可以包括多晶硅，并且位线134可以包括金属材料。位线盖层136可以包括诸如sin或sion的绝缘材料。
107.尽管图8示出位线接触件132被形成为具有与基板110的顶表面的水平处于同一水平处的底表面，但示例实施例不被如此限制，可以以距基板110的顶表面的特定(和/或以其它方式确定的)深度形成凹部(未图示)，且位线接触件132可延伸到该凹部中，因此，位线接触件132的底表面可形成在低于基板110的顶表面的水平的水平处。
108.可替代地，位线中间层(未图示)可位于位线接触件132与位线134之间。位线中间层可以包括诸如硅化钨的金属硅化物和/或诸如氮化钨的金属氮化物。还可以在位线结构130的侧壁的上方形成位线间隔件(未示出)。位线间隔件可具有包括诸如sio
x
、sion和/或sin的绝缘材料的单层结构或多层结构。此外，位线间隔件还可以包括空气空间(未示出)。
109.第一层间绝缘层142可以形成在基板110上方。位线接触件132可以穿透第一层间绝缘层142并连接到第一源极/漏极区116a。位线134和位线盖层136可以位于第一层间绝缘层142上。第二层间绝缘层144可以布置在第一层间绝缘层142上，以覆盖位线134和位线盖层136的侧表面和顶表面。
110.接触结构150可以位于第二源极/漏极区116b上。第一层间绝缘层142和第二层间绝缘层144可以围绕接触结构150的侧壁。在一些示例实施例中，接触结构150可以包括顺序地堆叠在基板110上的下接触图案(未示出)、金属硅化物层(未示出)和/或上接触图案(未示出)。接触结构150还可以包括围绕上接触图案的侧表面和/或底表面的阻挡层(未示出)。在一些示例实施例中，下接触图案可以包括多晶硅，且上接触图案可以包括金属材料。阻挡层可以包括导电金属氮化物。
111.电容器cs可以位于第二层间绝缘层144上。电容器cs可包括电连接至接触结构150的下电极le、共形地覆盖下电极le的介电层di、以及在介电层di上的上电极ue。包括开口160t的蚀刻停止层160可以形成在第二层间绝缘层144上，且下电极le的底部可以位于蚀刻停止层160的开口160t中。
112.在制造半导体芯片100的工艺中，电容器cs可布置在如图8所示的模制结构ms3之间。模制结构ms3(见图8)可对应于图2所示的模制结构ms。如图8所示，在半导体芯片100的制造期间，除了蚀刻停止层160之外，可以去除模制结构ms3。如上参照图1和图2所述，在模制结构ms3中没有形成具有弓形形状的弯曲部分，因此，在下电极le中也没有形成弯曲部分。因此，在一些实施例中，下电极le的外边缘可以基本上是直的和/或下电极在z方向上的竖直轮廓可以是约90度。因此，可以可靠地形成电容器cs。
113.图7示出了在沿x方向和y方向重复布置的接触结构150上，电容器cs在x方向和y方向上重复布置。然而，示例实施例不限于此，并且与图7不同，在沿x方向和y方向重复布置的
接触结构150上，电容器cs可以以六边形(例如，蜂窝结构)和/或正交形状布置。还可在接触结构150与电容器cs之间进一步形成着陆焊盘(未示出)。
114.在接触结构150上，下电极le可以形成为底部封闭的圆柱形或杯形。下电极le可以包括以下材料中的至少一种：金属，诸如钌(ru)、ti、ta、铌(nb)、铱(ir)、钼(mo)和/或w；导电金属氮化物，诸如tin、tan、氮化铌(nbn)、氮化钼(mon)和/或氮化钨(wn)；和/或导电金属氧化物，诸如氧化铱。
115.介电层di可以位于下电极le和蚀刻停止层160上。介电层di可以共形地布置在下电极le和蚀刻停止层160上。介电层di可以包括介电材料，诸如高k介电材料(例如，具有高于sio
x
的介电常数的介电常数)。例如，该介电材料可以包括zro2、al2o3、al2o3、sio2、tio、氧化钇、氧化钪和/或镧系氧化物中的至少一种。
116.上电极ue可以位于介电层di上。上电极ue可以接触介电层di的整个顶表面。可以通过使用包括在下电极le中的材料来形成上电极ue。
117.图9是根据一些示例实施例的包括在半导体结构中的半导体芯片的截面图。
118.参照图9，与图8中的半导体芯片100相比，除了电容器csa和模制结构ms4之外，半导体芯片100a可以与半导体芯片100相同。在图9中，与图8中的附图标记相同的附图标记表示相同的部件。因此，将简要给出或省略与图8中的描述相同的描述。
119.电容器csa还可包括在下电极le和与其相邻的下电极le之间的下支承件层170a和上支承件层170b。下支承件层170a和上支承件层170b可以分别对应于图2中的下支承件层28和上支承件层42。下支承件层170a和上支承件层170b可以防止下电极le(见图18)在蚀刻基础模制层180(见图17)和复合模制层182(见图17)的工艺和/或形成介电层di(见图18)的工艺中倒塌或倾斜(和/或支承下电极le(见图18)在蚀刻基础模制层180(见图17)和复合模制层182(见图17)的工艺和/或形成介电层di(见图18)的工艺中免受倒塌或倾斜)。
120.如图9所示，上支承件层170b可以具有与下电极le的顶表面共面的顶表面，但是示例实施例不限于此。另外，尽管仅示出了两个支承件层(例如，下支承件层170a和上支承件层170b)，但是分别处于不同水平处的三个或更多个支承件层可以位于下电极le的侧壁上。
121.在制造半导体芯片100a的工艺中，电容器csa可位于模制结构ms4之间，如图9所示。模制结构ms4可对应于图2中的模制结构ms。在半导体芯片100a的制造期间，除了蚀刻停止层160、下支承件层170a和上支承件层170b之外，可去除模制结构ms4。
122.如上参照图1和图2所述，在模制结构ms4中没有形成具有弓形形状的弯曲部分，因此，在下电极le中也没有形成弯曲部分。因此，在一些实施例中，下电极le的外边缘可以基本上是直的和/或下电极le在z方向上的竖直轮廓可以是约90度。因此，可以可靠地形成电容器csa。
123.图10是根据一些示例实施例的包括在半导体结构中的半导体芯片的截面图。
124.参照图10，与图8中的半导体芯片100相比，除了电容器csb和模制结构ms5之外，半导体芯片100b可以与半导体芯片100相同。在图10中，与图8中的附图标记相同的附图标记表示相同的部件。在图10中，将简要给出或省略与图8中的描述相同的描述。
125.电容器csb可以包括具有柱状的下电极le-1。下电极le-1的底部位于蚀刻停止层的开口160t中，并且下电极le-1可以具有在竖直方向(z方向)上延伸的圆柱体、方柱和/或多边形柱形状。介电层di可以共形地布置在下电极le-1和蚀刻停止层160之间。
126.在制造半导体芯片100b的工艺中，电容器csb可位于如图10所示的模制结构ms5之间。模制结构ms5可对应于图2所示的模制结构ms。在半导体芯片100b的制造期间，除了蚀刻停止层160之外，可去除模制结构ms5。
127.如上参照图1和图2所述，在模制结构ms5中没有形成具有弓形形状的弯曲部分，因此，在下电极le-1中也没有形成弯曲部分。因此，下电极le-1的外边缘可以基本上是直的和/或下电极le-1在z方向上的竖直轮廓可以是约90度。因此，可以可靠地形成电容器csb。
128.图11是根据一些示例实施例的包括在半导体结构中的半导体芯片的截面图。
129.参照图11，与图8中的半导体芯片100相比，除了电容器csc和模制结构ms6之外，半导体芯片100c可以与半导体芯片100相同。在图11中，与图8中的附图标记相同的附图标记表示相同的部件。在图11中，将简要给出或省略与图8中的描述相同的描述。
130.电容器csc可以包括具有柱形状的下电极le-1。下电极le-1的底部位于蚀刻停止层的开口160t中，并且下电极le-1可以具有在竖直方向(z方向)上延伸的圆柱体、方柱和/或多边形柱形状。介电层di可共形地布置在下电极le-1与蚀刻停止层160上。
131.上支承件层170c可以形成在下电极le-1的侧壁上，以防止下电极le-1倾斜和/或倒塌(和/或减轻下电极le-1倾斜和/或倒塌的可能性)。上支承件层170c可以对应于图2中所示的上支承件层42。
132.在制造半导体芯片100c的工艺中，电容器csc可位于图11所示的模制结构ms6之间。模制结构ms6可对应于图2所示的模制结构ms。在半导体芯片100c的制造期间，除了蚀刻停止层160和上支承件层170c外，可去除模制结构ms6。
133.如上参照图1和图2所述，在模制结构ms6中没有形成具有弓形形状的弯曲部分，因此，在下电极le-1中也没有形成弯曲部分。因此，下电极le-1的外边缘可以基本上是直的和/或下电极le-1在z方向上的竖直轮廓可以是约90度。因此，可以可靠地形成电容器csc。
134.图12至图18是用于描述根据一些示例实施例的制造包括在半导体结构中的半导体芯片的方法的截面图。
135.参照图12至图18，示出了制造图7和图8中所示的半导体芯片100的方法。在图12至图18中，与图7和图8中的附图标记相同的附图标记表示相同的部件。在图12至图18中，将简要给出或省略与图7和图8中的描述相同的描述。
136.参照图12，可以在基板110上形成器件隔离沟槽112t，并且可以在器件隔离沟槽112t中形成器件隔离层112。基板110的有源区ac可以由器件隔离层112限定。
137.此后，在基板110上形成第一掩模(未示出)，并且可以通过使用第一掩模作为蚀刻掩模在基板110中形成栅极线沟槽120t。栅极线沟槽120t可以彼此平行地延伸，并且可以各自具有与有源区ac交叉的线形状。
138.此后，可以在栅极线沟槽120t的内壁上形成栅极绝缘层122。在栅极绝缘层122上形成填充栅极线沟槽120t的栅极导电层(未示出)，接下来，通过回蚀工艺将栅极导电层的上部去除到特定高度，并且通过这样做，可以形成栅电极124。
139.接下来，形成绝缘材料以填充栅极线沟槽120t的剩余部分，并且可以使绝缘材料平滑(例如，进行平坦化)直到暴露出基板110的顶表面为止，可以在栅极线沟槽120t的内壁上形成栅极盖层126。在这样做之后，可以去除第一掩模。
140.可(例如，通过在栅极结构120两侧的基板110上进行杂质离子注入)形成第一源
极/漏极区116a和第二源极/漏极区116b。可以在形成器件隔离层112之前或之后在有源区ac上形成第一源极/漏极区116a和第二源极/漏极区116b。
141.参照图13，可以在基板110上形成第一层间绝缘层142，并且可以在第一层间绝缘层142中形成暴露出第一源极/漏极区116a的顶表面的开口。通过在第一层间绝缘层142上形成填充开口的导电层(未示出)并使导电层的上部平滑，可以在开口中形成电连接到第一源极/漏极区116a的位线接触件132。
142.接下来，可以通过在第一层间绝缘层142上顺序地形成导电层(未示出)和绝缘层(未示出)并对绝缘层和导电层进行图案化来形成位线盖层136和位线134。尽管未示出，但是还可以在位线134的侧壁和位线盖层136的侧壁上形成位线间隔件(未示出)。
143.接下来，可以在第一层间绝缘层142上形成可以覆盖位线134和位线盖层136的第二层间绝缘层144。接下来，可以在第一层间绝缘层142和第二层间绝缘层144中形成暴露出第二源极/漏极区116b的顶表面的开口，并且可以在该开口中形成接触结构150。在一些示例实施例中，可以通过在开口中顺序地形成下接触图案(未示出)、金属硅化物层(未示出)、阻挡层(未示出)和上接触图案(未示出)来形成接触结构150。
144.参照图14，可以在第二层间绝缘层144和接触结构150上顺序地形成蚀刻停止层160、基础模制层180、复合模制层182、牺牲层190和掩模图案192。基础模制层180可以对应于图2所示的下基础模制层24和上基础模制层30。复合模制层182可以对应于图2所示的复合模制层32。
145.在示例实施例中，基础模制层180、复合模制层182和蚀刻停止层160可以包括相对于彼此具有蚀刻选择性的材料。此外，基础模制层180、复合模制层182和牺牲层190可以包括相对于彼此具有蚀刻选择性的材料。
146.参照图15，可以通过使用掩模图案192顺序地蚀刻牺牲层190、复合模制层182和基础模制层180来形成开口180t。开口180t可对应于图2所示的开口(例如，第一开口26、第二开口34和第三开口40)。
147.接下来，可通过去除暴露在开口180t的底部上的蚀刻停止层160来形成开口160t。可以通过开口180t和开口160t暴露出接触结构150的顶表面。具有暴露出接触结构150的开口180t和开口160t的结构(例如，牺牲层190、复合模制层182、基础模制层180和蚀刻停止层160)可以对应于图8所示的模制结构ms3。
148.如上所述，由于复合模制层182，可以不在模制结构ms3的侧壁(例如，复合模制层182和/或基础模制层180的侧壁)上形成具有弓形形状的弯曲部分。因此，复合模制层182的外边缘和基础模制层的外边缘可以基本上是直的和/或复合模制层182和基础模制层180在z方向上的竖直轮廓可以是约90度。
149.参照图16，可以去除掩模图案192(见图15)。接下来，可以在蚀刻停止层160、基础模制层180、复合模制层182和牺牲层190上形成预备下电极层lel，以共形地覆盖开口180t和开口160t的内壁。预备下电极层lel可以被形成为覆盖模制结构ms3。可以通过使用沉积工艺(例如，cvd工艺、金属有机cvd(mocvd)工艺、原子层沉积(ald)工艺和/或金属有机ald(moald)工艺)来形成预备下电极层lel。
150.参照图17，可以通过经由例如回蚀工艺去除位于复合模制层182的顶表面上的预备下电极层lel(见图16)的一部分以及牺牲层190来形成下电极le。可暴露出包括在模制结
构ms3中的复合模制层182。可在模制结构ms3之间形成下电极le。
151.如上所述，在模制结构ms3中没有形成具有弓形形状的弯曲部分，因此，在下电极le中也没有形成弯曲部分。因此，下电极le的外边缘可以基本上是直的和/或下电极在z方向上的竖直轮廓可以是约90度。
152.参照图18，可以去除复合模制层182(见图17)和基础模制层180(见图17)。在去除复合模制层182(见图17)和基础模制层180(见图17)的工艺中，可以保留而不是去除蚀刻停止层160。例如，在一些实施例中，在模制结构ms3中包括的部件之中，仅保留蚀刻停止层160。下电极le可以位于接触结构150上并且形成为底部封闭的圆柱形状。
153.接着，如图8所示，通过在下电极le和蚀刻停止层160上顺序地形成介电层di和上电极ue来形成电容器cs。可以通过沉积工艺(例如，cvd工艺、mocvd工艺、ald工艺、mocvd工艺等)来形成介电层di和/或上电极ue。如上所述，下电极le的外边缘可以基本上是直的和/或下电极le在z方向上的竖直轮廓约为90度，因此，可以可靠地形成电容器cs。可以通过执行上述工艺来完成半导体芯片100(见图7和图8)。
154.图19和图20是用于描述根据一些示例实施例的制造包括在半导体结构中的半导体芯片的方法的截面图。
155.参照图19和图20，示出了制造图9所示的半导体芯片100a的方法。除了模制结构ms4之外，图19和图20可以与图12至图18相同。在图19和图20中，将简要地描述或省略与图12至图18中的描述相同的描述。
156.参照图19，除了模制结构ms4之外，执行图12至图17中的制造工艺。模制结构ms4可以包括蚀刻停止层160、下支承件层170a、基础模制层180、复合模制层182和上支承件层170b。例如，模制结构ms4可以是具有暴露出接触结构150的开口180t和开口160t的结构(例如，上支承件层170b、复合模制层182、基础模制层180、下支承件层170a和蚀刻停止层160)。
157.如上所述，由于复合模制层182，可以不在模制结构ms4的侧壁(例如，复合模制层182或基础模制层180的侧壁)上形成具有弓形形状的弯曲部分。因此，模制结构ms4的外边缘可以基本上是直的和/或复合模制层182和基础模制层180在z方向上的竖直轮廓可以是约90度。
158.接下来，在蚀刻停止层160、下支承件层170a、基础模制层180、复合模制层182和上支承件层170b上形成下电极le，以共形地覆盖开口180t和开口160t的内壁。如上所述，在模制结构ms4中没有形成具有弓形形状的弯曲部分，因此，在下电极le中也没有形成弯曲部分。因此，下电极le的外边缘可以基本上是直的和/或下电极在z方向上的竖直轮廓可以是约90度。可以在图16和图17所示的制造工艺之后执行形成下电极le的工艺。
159.参照图20，可以去除复合模制层182(见图19)和基础模制层180(见图19)。在去除复合模制层182(见图19)和基础模制层180(见图19)的工艺中，可以保留而不是去除蚀刻停止层160、下支承件层170a和上支承件层170b。因此，在一些实施例中，在模制结构ms4中包括的部件之中，仅保留蚀刻停止层160、下支承件层170a和上支承件层170b。尽管图20被示出为包括杯形的下电极le，但是下电极le可以位于接触结构150上并且形成为底部封闭的圆柱形状。
160.接着，如图9所示，通过在下电极le、蚀刻停止层160、下支承件层170a和上支承件层170b上形成介电层di和上电极ue来形成电容器csa。如上所述，下电极le的外边缘可以基
本上是直的和/或下电极le在z方向上的竖直轮廓约为90度，因此，可以可靠地形成电容器csa。可以通过执行上述工艺来完成半导体芯片100a(见图9)。
161.图21是根据一些示例实施例的包括在半导体结构中的半导体芯片的俯视图，图22是图21中所示的半导体芯片的透视图，且图23a和图23b是分别沿图21中所示的线x1-x1'和线y1-y1'截取的截面图。
162.参照图21至图23b，半导体芯片(或半导体装置)200可对应于形成在图1中的半导体结构10的芯片区域16中的半导体芯片14中的任一个。例如，半导体芯片(或半导体装置)200可对应于图1所示的半导体结构10中包括的半导体芯片14中的任一个。半导体芯片200可以被称为集成电路装置。这里，将更详细地描述半导体芯片200的结构。
163.参照图21、图22、图23a和图23b，半导体芯片200可以包括基板210、多条第一导线220、沟道层230、栅电极240、栅极绝缘层250和电容器280。半导体芯片200可包括具有竖直沟道晶体管(vct)的存储器装置。vct可以具有其中沟道层230的沟道长度从基板210在竖直方向上延伸的结构。
164.下绝缘层212可以位于基板210上，并且在下绝缘层212上，多条第一导线220可以在第一方向(例如，x方向)上彼此分离并且在第二方向(例如，y方向)上延伸。在下绝缘层212上，多个第一绝缘图案222可以填充多条第一导线220之间的空间。多个第一绝缘图案222可以在第二方向(y方向)上延伸，且多个第一绝缘图案222的顶表面可以与多条第一导线220的顶表面处于同一水平。多条第一导线220可以用作半导体芯片200的位线。
165.在一些示例实施例中，多条第一导线220可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物和/或它们的组合。例如，多条第一导线220可以包括掺杂的多晶硅、al、铜(cu)、ti、ta、ru、w、mo、铂(pt)、镍(ni)、钴(co)、tin、tan、wn、nbn、tial、tialn、硅化钛(tisi)、氮化钛硅(tisin)、硅化钽(tasi)、氮化钽硅(tasin)、氮化钌钛(rutin)、硅化镍(nisi)、硅化钴(cosi)、氧化铱(iro
x
)、氧化钌(ruo
x
)和/或它们的组合，但不限于此。多条第一导线220可以包括上述材料的单层和/或多层。在一些示例实施例中，多条第一导线220可以包括二维半导体材料，例如，二维半导体材料可以包括石墨烯、碳纳米管、二硫化钼(mos2)或它们的组合。
166.在多条第一导线220上，沟道层230可以以矩阵的形式布置，其中沟道层230在第一方向(x方向)和第二方向(y方向)上彼此分开。当在平面图中观看时，沟道层230可以具有根据第一方向(x方向)的第一高度和根据第三方向(z方向)的第一宽度，并且第一高度可以大于第一宽度。例如，第一高度可以是第一宽度的两倍至十倍，但不限于此。沟道层230的底部可以用作第一源极/漏极区(未示出)，沟道层230的上部可以用作第二源极/漏极区(未示出)，并且沟道层230的在第一源极/漏极区和第二源极/漏极区之间的部分可以用作沟道区(未示出)。
167.在示例实施例中，沟道层230可以包括氧化物半导体，并且可以包括例如in
x
gayznzo、in
x
gaysizo、in
x
snyznzo、in
x
znyo、zn
x
o、zn
x
snyo、zn
x
oyn、zr
x
znysnzo、sn
x
o、hf
x
inyznzo、ga
x
znysnzo、al
x
znysnzo、yb
x
gayznzo、in
x
gayo和/或它们的组合中的至少一种。沟道层230可以包括单层和/或多层氧化物半导体。
168.在一些示例中，沟道层230的带隙能量可以大于硅的带隙能量。例如，沟道层230可具有从约1.5ev至约5.6ev的带隙能量。例如，当沟道层230的带隙能量为约2.0ev至约4.0ev
时，沟道层230可具有最佳的沟道性能。
169.在一些示例实施例中，沟道层230可以是多晶的和/或非晶的，但不限于此。在示例实施例中，沟道层230可以包括二维半导体材料，例如，该二维半导体材料可以包括石墨烯、碳纳米管、mos2和/或它们的组合。
170.栅电极240可以在沟道层230的两个侧壁上在第一方向(x方向)上延伸。栅电极240可以包括面对沟道层230的第一侧壁的第一子栅电极240p1和面对与沟道层230的第一侧壁相对的沟道层230的第二侧壁的第二子栅电极240p2。当一个沟道层230位于第一子栅电极240p1和第二子栅电极240p2之间时，半导体芯片200可以具有双栅晶体管结构。然而，本发明构思不限于此，可以省略第二子栅电极240p2，并且可以仅形成面对沟道层230的第一侧壁的第一子栅电极240p1，因此，可以实现单栅晶体管结构。
171.栅电极240可以包括导电材料，诸如掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物和/或它们的组合。例如，栅电极240可包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
和/或它们的组合，但不限于此。
172.栅极绝缘层250可以围绕沟道层230的侧壁，并且可以位于沟道层230和栅电极240之间。例如，如图21所示，沟道层230的所有侧壁可以被栅极绝缘层250围绕，并且栅电极240的侧壁的一部分可以接触栅极绝缘层250。在其它实施例中，栅极绝缘层250可以在栅电极240延伸的方向(例如，第一方向(x方向))上延伸，并且在沟道层230的侧壁之中，仅面对栅电极240的两个侧壁可以接触栅极绝缘层250。
173.在一些示例实施例中，栅极绝缘层250可以包括氧化硅膜、氮氧化硅膜、介电常数大于氧化硅膜的介电常数的高k介电膜和/或它们的组合。高k介电膜可包括金属氧化物和/或金属氮氧化物。例如，可以用作栅极绝缘层250的高k介电膜可以包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、al2o3和/或它们的组合中的至少一种，但不限于此。
174.在多个第一绝缘图案222上，多个第二绝缘图案232可以在第二方向(y方向)上延伸，并且沟道层230可以位于多个第二绝缘图案232中的彼此相邻的两个第二绝缘图案232之间。此外，在彼此相邻的两个第二绝缘图案232之间，第一掩埋层234和第二掩埋层236可以位于彼此相邻的两个沟道层230之间的空间中。第一掩埋层234可以位于彼此相邻的两个沟道层230之间的空间的底部中，并且第二掩埋层236可以在第一掩埋层234上填充彼此相邻的两个沟道层230之间的空间的剩余部分。第二掩埋层236的上表面可以与沟道层230的上表面处于同一水平，并且第二掩埋层236可以覆盖栅电极240的上表面。可替代地，多个第二绝缘图案232可以由与多个第一绝缘图案222连续的材料层形成，或者第二掩埋层236可以由与第一掩埋层234连续的材料层形成。
175.电容器接触件260可以位于沟道层230上。电容器接触件260可以与沟道层230竖直重叠，并且可以以矩阵的形式布置，其中电容器接触件260在第一方向(x方向)和第二方向(y方向)上彼此分开。电容器接触件260可以包括导电材料，诸如掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
和/或它们的组合，但不限于此。上绝缘层262可以在多个第二绝缘图案232和第二掩埋层236上围绕电容器接触件260的侧壁。
176.蚀刻停止层270可以位于上绝缘层262上，并且电容器280可以位于蚀刻停止层270
上。电容器280可以包括下电极282、介电层284和上电极286。
177.下电极282可以穿透蚀刻停止层270并且可以电连接到电容器接触件260的上表面。下电极282可以形成为在第三方向(例如，z方向)上延伸的柱形状，但不限于此。在示例实施例中，下电极282可与电容器接触件260竖直重叠，并且可以以矩阵的形式布置，其中，下电极282在第一方向(x方向)和第二方向(y方向)上彼此分开。可替代地，还可以在电容器接触件260和下电极282之间布置着陆焊盘(未示出)，因此，下电极282可以布置为六边形形状。如上所述，下电极282在z方向上的竖直轮廓可以是约90度。因此，可以可靠地形成电容器280。
178.图24是根据一些示例实施例的包括在半导体结构中的半导体芯片的俯视图，且图25是图24中所示的半导体芯片的透视图。
179.参照图24和图25，半导体芯片(或半导体装置)200a可以对应于在图1所示的半导体结构10的芯片区域16中形成的半导体芯片14中的任一个。半导体芯片(或半导体装置)200a可以对应于图1所示的半导体结构10中所包括的半导体芯片14中的任一个。半导体芯片200a可以被称为集成电路装置。这里，更详细地描述了半导体芯片200a的结构。
180.半导体芯片200a可包括基板210a、多条第一导线220a、沟道结构230a、接触栅电极240a、多条第二导线242a以及电容器280。半导体芯片200a可包括具有vct的存储器装置。
181.基板210a的多个有源区ac可由第一器件隔离层212a和第二器件隔离层214a限定。沟道结构230a可位于有源区ac中的每一个中，并且可包括分别在竖直方向上延伸的第一有源柱状件230a1和第二有源柱状件230a2、以及连接到第一有源柱状件230a1的底部和第二有源柱状件230a2的底部的连接部分230l。第一源极/漏极区sd1可位于连接部分230l中，且第二源极/漏极区sd2可位于第一有源柱状件230a1和第二有源柱状件230a2上。第一有源柱状件230a1和第二有源柱状件230a2可各自构造独立的单位存储器单元。
182.多条第一导线220a可以在与各个有源区ac交叉的方向上延伸，并且可以例如在第二方向(例如，y方向)上延伸。在多条第一导线220a之中，一条第一导线220a可在第一有源柱状件230a1和第二有源柱状件230a2之间位于连接部分230l上，并且该一条第一导线220a可位于第一源极/漏极区sd1上。与该一条第一导线220a相邻的另一条第一导线220a可以位于两个沟道结构230a之间。在多条第一导线220a之中，一条第一导线220a可用作包括在两个单位存储器单元中的公共位线，这两个单位存储器单元由位于该一条第一导线220a的两侧处的第一有源柱状件230a1和第二有源柱状件230a2构造。
183.一个接触栅电极240a可以位于在第二方向(y方向)上彼此相邻的两个沟道结构230a之间。例如，接触栅电极240a可位于包括在一个沟道结构230a中的第一有源柱状件230a1和与该一个沟道结构230a相邻的沟道结构230a的第二有源柱状件230a2之间，并且该一个接触栅电极240a可以由其两个侧壁上的第一有源柱状件230a1和第二有源柱状件230a2共享。栅极绝缘层250a可位于接触栅电极240a与第一有源柱状件230a1之间以及位于接触栅电极240a与第二有源柱状件230a2之间。多条第二导线242a可以在接触栅电极240a的上表面上在第一方向(x方向)上延伸。多条第二导线242a可以用作半导体芯片200a的字线。
184.电容器接触件260a可以位于沟道结构230a上。电容器接触件260a可以位于第二源极/漏极区sd2上，且电容器280可以位于电容器接触件260a上。电容器280可以包括下电极
282、介电层284(见图22、图23a和图23b)和上电极286(见图22、图23a和图23b)。如上所述，下电极282的外边缘可以基本上是直的和/或下电极282在z方向上的竖直轮廓可以是约90度。因此，可以可靠地形成电容器280。
185.图26是根据一些示例实施例的包括半导体结构中所包括的半导体芯片的系统。
186.参照图26，系统1000可包括控制器1010、输入/输出装置1020、存储器装置1030、总线1050和/或接口1040。系统1000可以是被配置为发送和/或接收信息的系统和/或可以是移动系统(和/或被包括在移动系统中)。在一些实施例中，移动系统可以包括个人数字助理(pda)、便携式计算机、网络平板计算机、无线电话、移动电话、数字音乐播放器和/或存储卡。
187.控制器1010被配置为控制在系统1000中和/或由系统1000执行的程序，并且可以包括微处理器、数字信号处理器、微控制器或其他类似装置。输入/输出装置1020可以用于输入和/或输出系统1000的数据。在一些实施例中，系统1000可以与外部装置交换数据。在一些实施例中，输入/输出装置1020可以包括例如小键盘、键盘和/或显示器。
188.存储器装置1030可以存储用于控制器1010的操作的代码和/或数据，和/或可以存储由控制器1010处理的数据。存储器装置1030可以包括根据本发明构思的半导体结构中所包括的半导体芯片。接口1040可以是系统1000和另一外部装置之间的数据传输路径。在一些实施例中，系统1000可以通过接口1040链接到外部装置(例如，个人计算机和/或网络)。控制器1010、输入/输出装置1020、存储器装置1030和接口1040可以通过总线1050彼此通信。
189.可在例如移动电话、mp3播放器、导航装置、便携式多媒体播放器(pmp)、固态盘(ssd)和/或家用电器中使用系统1000。
190.尽管已经参照本发明构思的一些示例实施例具体示出和描述了本发明构思，但是将理解，在不脱离随附的权利要求的精神和范围的情况下，可以在本文中做出形式和细节上的各种改变。