半导体器件的制作方法

1.本发明构思的实施方式涉及一种半导体器件、用于该半导体器件的布局设计方法以及用于制造该半导体器件的方法。


背景技术：

2.由于诸如小型化、多功能性和/或低制造成本的特性，半导体器件作为电子工业中的重要因素而备受关注。半导体器件可以分为存储逻辑数据的半导体存储器件、对逻辑数据执行计算处理的半导体逻辑器件、包括存储元件和逻辑元件的混合半导体器件等。
3.随着电子工业的不断发展，对半导体器件的需求越来越大。例如，对具有诸如高可靠性、高速度和/或多功能性的特性的半导体器件的需求不断增加。为了满足这样的特性，半导体器件内部的结构可能越来越复杂并高度集成。


技术实现要素：

4.本发明构思的实施方式可以提供一种其中ppa(功率、性能和面积)被改进的半导体器件。
5.本发明构思的实施方式还可以提供一种用于其中ppa被改进的半导体器件的布局设计方法。
6.本发明构思的实施方式还可以提供一种用于制造其中ppa被改进的半导体器件的方法。
7.本发明构思的实施方式不限于在下文阐述的实施方式。通过参照下面给出的本发明构思的实施方式的详细描述，本发明构思的以上和其它的实施方式将对于本发明构思所属的领域内的普通技术人员变得更加明显。
8.根据本发明构思的一方面，提供一种包括标准单元区的半导体器件，该半导体器件包括：基板，包括彼此相对的第一表面和第二表面；第一电源布线(first power wiring)，在基板的第一表面上在第一方向上延伸，并配置为向标准单元区提供第一电源电压；第二电源布线，在基板的第一表面上在第一方向上延伸，在与第一方向交叉的第二方向上与第一电源布线交替排布，并配置为向标准单元区提供不同于第一电源电压的第二电源电压；第一后布线线路(first back routing wiring)，在基板的第二表面上；以及沿着第二方向排布的多个第一分接单元区(first tab cell region)，其中每个第一分接单元区包括穿透基板并且连接第一电源布线和第一后布线线路的第一贯穿通路。
9.根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：基板，包括彼此相对的第一表面和第二表面；第一有源图案，在基板的第一表面上在第一方向上延伸；栅电极，在第一有源图案上在与第一方向交叉的第二方向上延伸；第一源极/漏极接触，连接到第一有源图案的第一源极/漏极区；第一电源布线，在基板的第一表面上在第一方向上延伸并且电连接到第一源极/漏极接触；第一后布线线路，在基板的第二表面上；以及第一贯穿通路，穿透基板并且连接第一电源布线和第一后布线线路。
10.根据本发明构思的一方面，提供一种包括标准单元区的半导体器件，该半导体器件包括：基板，包括彼此相对的第一表面和第二表面；第一电源布线，在基板的第一表面上在第一方向上延伸并配置为向标准单元区提供第一电源电压；第二电源布线，在基板的第一表面上与第一电源布线并排延伸，并配置为向标准单元区提供与第一电源电压不同的第二电源电压；第一后布线线路，在基板的第二表面上布置在第一后布线层级处；第二后布线线路，布置在第二后布线层级处并与第一后布线线路交叉，该第二后布线层级比第一后布线层级与基板的第二表面间隔开更远；第一贯穿通路，穿透基板并且连接第一电源布线和第一后布线线路；以及第二贯穿通路，穿透基板并且连接第二电源布线和第一后布线线路。
附图说明
11.通过参照附图详细描述本发明构思的示例实施方式，本发明构思的以上和其它的方面和特征将变得更加清楚，附图中：
12.图1是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。
13.图2是沿着图1的i1-i1截取的示意性剖视图。
14.图3是用于说明图1的区域r的布局图。
15.图4是沿着图3的a-a截取的剖视图。
16.图5是沿着图3的b-b截取的剖视图。
17.图6是沿着图3的c-c截取的剖视图。
18.图7是沿着图3的d-d截取的剖视图。
19.图8和图9是示出根据本发明构思的一些实施方式的半导体器件的剖视图。
20.图10是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。
21.图11是沿着图10的i2-i2截取的示意性剖视图。
22.图12是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。
23.图13是沿着图12的i3-i3截取的示意性剖视图。
24.图14是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。
25.图15是沿着图14的i4-i4截取的示意性剖视图。
26.图16是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。
27.图17是沿着图16的i5-i5截取的示意性剖视图。
28.图18是根据本发明构思的一些实施方式的配置为执行半导体器件的布局设计的计算机系统的框图。
29.图19是示出根据本发明构思的一些实施方式的用于半导体器件的布局设计方法以及用于制造该半导体器件的方法的流程图。
具体实施方式
30.将理解，尽管这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，例如，下面讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分而没有脱离本发明构思的教导。如这里所用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。应注意，关于一个实施方式描述的方面可以并入不同的实施方式中，尽管没有对其
进行具体描述。也就是，所有的实施方式和/或任何实施方式的特征可以以任何方式和/或组合进行组合。
31.在下文，将参照图1至图17描述根据示例实施方式的半导体器件。
32.图1是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。图2是沿着图1的i1-i1截取的示意性剖视图。
33.参照图1和图2，根据一些实施方式的半导体器件包括标准单元区sc、基板100、第一至第四前布线线路(first to fourth front routing wirings)m1a、m2a、m3a和m4a、第一后布线线路m1b、第一分接单元区tc1和第二分接单元区tc2。
34.这里描述的单元可以是在设计半导体器件的布局的操作、制造该半导体器件的操作和/或测试该半导体器件的操作中提供的各种逻辑元件的表达。也就是，所述单元可以从布局设计工具的单元库提供。可选地或另外地，所述单元可以在半导体制造工艺中由制造商提供。
35.由单元库提供的标准单元可以提供在标准单元区sc内。标准单元可以表示用于实现逻辑电路的各种单元中的任何一种。例如，标准单元可以代表多种类型的逻辑元件中的一种或更多种，诸如and门、nand门、or门、nor门、xor门和反相器。
36.基板100可以是体硅或soi(绝缘体上硅)。相比之下，基板100可以是硅基板或者可以包括其它材料，包括但不限于例如硅锗、sgoi(绝缘体上硅锗)、锑化铟、铅碲化合物、铟砷、磷化铟、砷化镓和/或锑化镓。
37.基板100可以包括彼此相对的第一表面100a和第二表面100b。在以下描述的实施方式中，第一表面100a可以被称为基板100的前侧，第二表面100b可以被称为基板100的后侧。在一些实施方式中，标准单元区sc的逻辑电路可以在基板100的第一表面100a上实现。
38.第一至第四前布线线路m1a、m2a、m3a和m4a可以布置在基板100的第一表面100a上。例如，可以形成在基板100的第一表面100a上并至少部分地覆盖基板100的第一表面100a的前层间绝缘膜200。第一至第四前布线线路m1a、m2a、m3a和m4a可以形成在前层间绝缘膜200内部。第一至第四前布线线路m1a、m2a、m3a和m4a可以依次堆叠在基板100的第一表面100a上。在图2中，第一至第四前布线线路m1a、m2a、m3a和m4a的数量和布置仅是示例，本发明构思的实施方式不限于此。进一步地，尽管图2仅示出在基板100的第一表面100a上形成四个布线线路(例如m1a、m2a、m3a和m4a)，但是这仅是为了便于说明，在其它实施方式中可以形成五层或更多层的布线线路。
39.第一至第四前布线线路m1a、m2a、m3a和m4a可以包括第一电源布线v
dd
和第二电源布线v
ss
。第一电源布线v
dd
和第二电源布线v
ss
可以彼此间隔开并且并排延伸。例如，第一电源布线v
dd
和第二电源布线v
ss
可以每个在与基板100的上侧平行的第一方向x上延伸。第一电源布线v
dd
和第二电源布线v
ss
可以沿着第二方向y排布，第二方向y平行于基板100的上侧并与第一方向x交叉。在一些实施方式中，第一电源布线v
dd
和第二电源布线v
ss
可以在第二方向y上交替排布。
40.第一电源布线v
dd
可以向标准单元区sc提供第一电源电压。第二电源布线v
ss
可以向标准单元区sc提供不同于第一电源电压的第二电源电压。例如，第一电源布线v
dd
可以向标准单元区sc提供漏极电压，第二电源布线v
ss
可以向标准单元区sc提供源极电压。作为一示例，第一电源电压可以是正(+)电压，第二电源电压可以是接地gnd电压或负(-)电压。
41.在一些实施方式中，第一电源布线v
dd
和第二电源布线v
ss
可以布置在第一至第四前布线线路m1a、m2a、m3a和m4a中的最下部处。例如，第一前布线线路m1a可以包括第一电源布线v
dd
和第二电源布线v
ss
。
42.第一后布线线路m1b可以布置在基板100的第二表面100b上。例如，可以形成在基板100的第二表面100b上并至少部分地覆盖基板100的第二表面100b的后层间绝缘膜300。第一后布线线路m1b可以形成在后层间绝缘膜300内部。在图2中，第一后布线线路m1b的数量、布置等仅是示例，本发明构思的实施方式不限于此。进一步地，尽管图2示出在基板100的第二表面100b上仅形成一层的布线线路(例如m1b)，但是这仅是为了便于说明，在其它实施方式中可以形成两层或更多层的布线线路。
43.根据一些实施方式，第一后布线线路m1b可以形成半导体器件的电力输送网络(pdn)。例如，根据一些实施方式，第一后布线线路m1b连接到半导体器件的焊盘等，从半导体器件的外部被供应电力并可以将该电力传输到半导体器件内的元件。
44.在一些实施方式中，第一后布线线路m1b可以与第一电源布线v
dd
和第二电源布线v
ss
交叉。例如，第一后布线线路m1b可以在第二方向y上延伸。
45.在一些实施方式中，第一后布线线路m1b可以包括第一后布线图案bw11和第二后布线图案bw12。第一后布线图案bw11和第二后布线图案bw12可以彼此间隔开并且并排延伸。例如，第一后布线图案bw11和第二后布线图案bw12可以每个在第二方向y上延伸。第一后布线图案bw11和第二后布线图案bw12可以沿着第一方向x排布。在一些实施方式中，第一后布线图案bw11和第二后布线图案bw12可以在第一方向x上交替排布。
46.第一分接单元区tc1可以包括第一贯穿通路tsv1。第一贯穿通路tsv1可以穿透基板100以连接第一电源布线v
dd
和第一后布线线路m1b。作为一示例，第一贯穿通路tsv1在与基板100的上侧交叉的第三方向z上延伸，并可以连接第一电源布线v
dd
和第一后布线图案bw11。结果，形成电力输送网络pdn的第一后布线线路m1b可以向标准单元区sc供应第一电源电压。
47.在一些实施方式中，多个第一分接单元区tc1可以沿着第二方向y排布。例如，如图1所示，第一分接单元区tc1可以被布置为对应于沿着第二方向y排布的多个第一电源布线v
dd
。结果，多个第一贯穿通路tsv1可以连接相应的第一电源布线v
dd
和第一后布线图案bw11。
48.在一些实施方式中，第一贯穿通路tsv1的宽度可以从第一后布线线路m1b朝向第一电源布线v
dd
减小。这可能是由于用于形成第一贯穿通路tsv1的蚀刻工艺的特性。例如，第一贯穿通路tsv1可以由对基板100的第二表面100b执行的蚀刻工艺形成。
49.第二分接单元区tc2可以包括第二贯穿通路tsv2。第二贯穿通路tsv2可以穿透基板100以连接第二电源布线v
ss
和第一后布线线路m1b。作为一示例，第二贯穿通路tsv2可以在第三方向z上延伸以连接第二电源布线v
ss
和第二后布线图案bw12。结果，形成电力输送网络pdn的第一后布线线路m1b可以向标准单元区sc供应第二电源电压。
50.在一些实施方式中，多个第二分接单元区tc2可以沿着第二方向y排布。例如，如图1所示，第二分接单元区tc2可以被布置为对应于沿着第二方向y排布的多个第二电源布线v
ss
。结果，多个第二贯穿通路tsv2可以连接相应的第二电源布线v
ss
和第二后布线图案bw12。
51.在一些实施方式中，第二贯穿通路tsv2的宽度可以从第一后布线线路m1b朝向第二电源布线v
ss
减小。这可能是由于形成第二贯穿通路tsv2的蚀刻工艺的特性。例如，第二贯穿通路tsv2可以由对基板100的第二表面100b执行的蚀刻工艺形成。
52.第一分接单元区tc1和第二分接单元区tc2可以被布置为彼此间隔开。在一些实施方式中，第一分接单元区tc1可以布置为与第二分接单元区tc2交错(例如，以z字形形式)。例如，沿着第二方向y排布的多个第二分接单元区tc2可以被布置为与沿着第二方向y排布的多个第一分接单元区tc1在第一方向x上间隔开。
53.在一些实施方式中，标准单元区sc可以插设在第一分接单元区tc1和第二分接单元区tc2之间。例如，如图1所示，第一分接单元区tc1、标准单元区sc和第二分接单元区tc2可以沿着第一方向x依次排布。尽管仅示出一个标准单元区sc插设在第一分接单元区tc1和第二分接单元区tc2之间，但是这仅是示例，两个或更多个标准单元区sc可以插设在第一分接单元区tc1和第二分接单元区tc2之间。此外，不仅标准单元区sc而且至少部分地填充在标准单元区sc之间的空的空间的填充单元(或虚设单元)区也可以布置在第一分接单元区tc1和第二分接单元区tc2之间。
54.图3是示出图1的区域r的布局图。图4是沿着图3的a-a截取的剖视图。图5是沿着图3的b-b截取的剖视图。图6是沿着图3的c-c截取的剖视图。图7是沿着图3的d-d截取的剖视图。
55.在图3至图7中，被提供到标准单元区sc的标准单元体现了2输入nand(nand2)单元。例如，参照图3至图7，被提供到标准单元区sc的标准单元可以包括第一有源区ar1、第二有源区ar2、第一栅电极g1、第二栅电极g2、源极/漏极接触ca1至ca5、接触通路va1至va4、栅极接触cb1和cb2、第一至第三前布线图案iw1、iw2和ow、第一电源布线v
dd
和第二电源布线v
ss
。
56.此外，在图3至图7中，尽管包括鳍型图案的沟道区的鳍型晶体管finfet被示出作为提供到标准单元区sc的半导体器件，但是这仅是一示例。作为另一示例，提供到标准单元区sc的半导体器件可以包括隧穿晶体管(隧穿fet)、包括纳米线的晶体管、包括纳米片的晶体管、vfet(垂直fet)、cfet(互补fet)或三维(3d)晶体管。在另一些实施方式中，提供到标准单元区sc的半导体器件还可以包括双极结型晶体管、横向扩散金属氧化物半导体(ldmos)晶体管等。
57.在一些实施方式中，标准单元区sc可以由沿着第一方向x排布的第一单元分隔图案i1a和第二单元分隔图案i1b限定。例如，第一单元分隔图案i1a和第二单元分隔图案i1b可以在第二方向y上并排延伸。标准单元区sc可以被限定在第一单元分隔图案i1a和第二单元分隔图案i1b之间。
58.第一有源区ar1和第二有源区ar2可以并排延伸。例如，第一有源区ar1和第二有源区ar2可以每个在第一方向x上延伸。第一有源区ar1和第二有源区ar2可以沿着第二方向y排布。
59.在一些实施方式中，不同导电类型的半导体元件(例如晶体管)可以形成在第一有源区ar1和第二有源区ar2上。在下文，第一有源区ar1将被描述为pfet区并且第二有源区ar2将被描述为nfet区。然而，这仅是一示例，第一有源区ar1可以是nfet区，第二有源区ar2可以是pfet区。
60.在一些实施方式中，第一有源区ar1和第二有源区ar2可以由元件分隔图案i2分隔开。例如，如图5和图7所示，元件分隔图案i2可以在第一方向x上延伸以分隔第一有源区ar1和第二有源区ar2。
61.第一有源区ar1可以包括第一有源图案f1，第二有源区ar2可以包括第二有源图案f2。在一些实施方式中，第一有源图案f1和第二有源图案f2可以每个包括从基板100的第一表面100a突出的鳍型图案。
62.第一有源图案f1和第二有源图案f2可以彼此间隔开并且并排延伸。例如，第一有源图案f1和第二有源图案f2中的每个可以在第一方向x上延伸。此外，第一有源图案f1和第二有源图案f2可以沿着第二方向y并排布置。因此，第一单元分隔图案i1a和第二单元分隔图案i1b可以与第一有源图案f1和第二有源图案f2交叉。
63.在一些实施方式中，场绝缘膜105可以形成在基板100的第一表面100a上。在一些实施方式中，场绝缘膜105可以与第一有源图案f1和第二有源图案f2的侧面的至少一部分邻接或围绕第一有源图案f1和第二有源图案f2的侧面的至少一部分。例如，如图5至图7所示，第一有源图案f1的一部分和第二有源图案f2的一部分可以从场绝缘膜105向上突出。
64.场绝缘膜105可以包括但不限于例如硅氧化物(sio2)、硅氮化物(sin)、硅氮氧化物(sion)、硅氧碳氮化物(siocn)及其组合中的至少一种。
65.第一栅电极g1和第二栅电极g2中的每个可以插设在第一单元分隔图案i1a和第二单元分隔图案i1b之间。第一栅电极g1和第二栅电极g2中的每个可以与第一有源图案f1和第二有源图案f2交叉。例如，第一栅电极g1和第二栅电极g2可以在第二方向y上并排延伸。
66.在一些实施方式中，第一栅电极g1和第二栅电极g2可以彼此相邻并沿着第一方向x依次排布。也就是，另一栅电极或另一单元分隔图案可以不布置在第一栅电极g1和第二栅电极g2之间。如这里所用的，相邻的栅电极被称为分隔开1个栅极节距。1个栅极节距可以是(但不限于)例如30nm至60nm。作为一示例，1个栅极节距可以是50nm至60nm。作为另一示例，1个栅极节距可以在40nm和50nm之间。作为另一示例，1个栅极节距可以是30nm至40nm。
67.在一些实施方式中，第一单元分隔图案i1a和第二单元分隔图案i1b中的每个可以与相邻的栅电极间隔开1个栅极节距。作为一示例，第一栅电极g1和第一单元分隔图案i1a可以间隔开1个栅极节距，第二栅电极g2和第二单元分隔图案i1b可以间隔开1个栅极节距。
68.第一栅电极g1和第二栅电极g2可以每个包括栅极导电膜130。栅极导电膜130可以包括但不限于例如ti、ta、w、al、co及其组合中的至少一种。栅极导电膜130还可以包括例如硅或硅锗。
69.尽管栅极导电膜130被示出为单层膜，但是本发明构思的实施方式不限于此。与所示出的不同，栅极导电膜130也可以通过堆叠多种导电材料来形成。例如，栅极导电膜130可以包括调整功函数的功函数调整膜以及在由功函数调整膜形成的空间中并至少部分地填充该空间的填充导电膜。功函数调整膜可以包括例如tin、tan、tic、tac、tialc及其组合中的至少一种。填充导电膜可以包括例如w或al。这样的栅极导电膜130可以例如通过置换工艺形成，但是不限于此。
70.栅极电介质膜120可以插设在第一有源图案f1和第二有源图案f2与栅极导电膜130之间。例如，栅极电介质膜120可以沿着栅极导电膜130的侧表面和底表面延伸。然而，本发明构思的实施方式不限于此，栅极电介质膜120可以仅沿着栅极导电膜130的底表面延
伸。
71.在一些实施方式中，栅极电介质膜120的一部分可以插设在场绝缘膜105和栅极导电膜130之间。例如，如图5所示，栅极电介质膜120可以沿着场绝缘膜105的上表面延伸。
72.栅极电介质膜120可以包括例如硅氧化物、硅氮氧化物、硅氮化物、具有比硅氧化物高的介电常数的高介电常数(高k)材料及其组合中的至少一种。高介电常数材料可以包括但不限于例如铪氧化物。
73.栅极间隔物140可以形成在基板100和场绝缘膜105上。栅极间隔物140可以沿着栅极导电膜130的两个侧表面延伸。例如，栅极间隔物140可以在第二y方向上延伸以在栅极导电膜130的两个侧表面上并至少部分地覆盖栅极导电膜130的两个侧表面。
74.栅极间隔物140可以包括但不限于例如硅氧化物、硅氮化物、硅氮氧化物及其组合中的至少一种。
75.栅极覆盖图案150可以沿着栅极导电膜130的上表面延伸。例如，栅极覆盖图案150可以在第二方向y上延伸以在栅极导电膜130的上表面上并至少部分地覆盖栅极导电膜130的上表面。
76.第一源极/漏极区160可以形成在第一有源区ar1上。例如，第一源极/漏极区160可以在栅极导电膜130的两侧形成在第一有源图案f1内部。第一源极/漏极区160可以通过栅极间隔物140与栅极导电膜130间隔开。
77.第二源极/漏极区260可以形成在第二有源区ar2上。例如，第二源极/漏极区260可以在栅极导电膜130的两侧形成在第二有源图案f2内部。第二源极/漏极区260可以通过栅极间隔物140与栅极导电膜130间隔开。
78.在一些实施方式中，第一源极/漏极区160和第二源极/漏极区260具有分别形成在第一有源图案f1和第二有源图案f2内部的外延层。
79.当形成在第一有源区ar1中的半导体器件是pfet时，第一源极/漏极区160可以包括p型杂质或用于减少或防止p型杂质扩散的杂质。例如，第一源极/漏极区160可以包括b、c、in、ga、al及其组合中的至少一种。
80.当形成在第二有源区ar2中的半导体器件是nfet时，第二源极/漏极区260可以包括n型杂质或用于减少或防止n型杂质扩散的杂质。例如，第二源极/漏极区260可以包括p、sb、as及其组合中的至少一种。
81.尽管第一源极/漏极区160和第二源极/漏极区260的每个被示出为单个膜，但是本发明构思的实施方式不限于此。例如，第一源极/漏极区160和第二源极/漏极区260中的每个可以由多个膜形成，该多个膜包括彼此不同浓度的杂质。
82.源极/漏极接触ca1至ca5可以布置在第一栅电极g1和第二栅电极g2的两侧。此外，源极/漏极接触ca1至ca5可以连接到第一有源图案f1的第一源极/漏极区160或第二有源图案f2的第二源极/漏极区260。例如，第一源极/漏极接触ca1可以形成在第一有源图案f1和第二有源图案f2上且在第一栅电极g1和第一单元分隔图案i1a之间。第二源极/漏极接触ca2可以形成在第一有源图案f1上且在第一栅电极g1和第二栅电极g2之间。第三源极/漏极接触ca3可以形成在第一有源图案f1上且在第二栅电极g2和第二单元分隔图案i1b之间。第四源极/漏极接触ca4可以形成在第二有源图案f2上且在第一栅电极g1和第二栅电极g2之间。第五源极/漏极接触ca5可以形成在第二有源图案f2上且在第二栅电极g2和第二单元分
隔图案i1b之间。
83.接触通路va1至va4可以被布置为对应于源极/漏极接触ca1至ca5。此外，接触通路va1至va4可以连接到源极/漏极接触ca1至ca5。例如，第一接触通路va1可以连接到第一源极/漏极接触ca1。第二接触通路va2可以连接到第二源极/漏极接触ca2。第三接触通路va3可以连接到第三源极/漏极接触ca3。第四接触通路va4可以连接到第五源极/漏极接触ca5。
84.栅极接触cb1和cb2可以被布置为对应于第一栅电极g1或第二栅电极g2。此外，栅极接触cb1和cb2可以连接到第一栅电极g1或第二栅电极g2。例如，第一栅极接触cb1可以连接到第一栅电极g1，第二栅极接触cb2可以连接到第二栅电极g2。
85.第一至第三前布线图案iw1、iw2和ow可以每个在第一方向x上延伸。第一至第三前布线图案iw1、iw2和ow可以布置在彼此相同的布线层级处。在一些实施方式中，第一至第三前布线图案iw1、iw2和ow可以布置在与第一电源布线v
dd
和第二电源布线v
ss
相同的布线层级处。
86.在一些实施方式中，第一至第三前布线图案iw1、iw2和ow可以布置在前布线线路(例如图2的m1a、m2a、m3a和m4a)中的最下部处。例如，第一前布线线路m1a可以包括第一至第三前布线图案iw1、iw2和ow。
87.在一些实施方式中，第一至第三前布线图案iw1、iw2和ow可以插设在第一电源布线v
dd
和第二电源布线v
ss
之间。例如，布线区域ra可以被限定在第一电源布线v
dd
和第二电源布线v
ss
之间。布线区域ra可以包括例如沿着第二方向y依次排布的第一布线轨迹i至第三布线轨迹iii。第一至第三前布线图案iw1、iw2和ow中的每个可以布置在第一布线轨迹i至第三布线轨迹iii中的一个中。
88.第一至第三前布线图案iw1、iw2和ow可以连接到源极/漏极接触ca1至ca5的部分或者栅极接触cb1和cb2的部分。
89.作为一示例，第一前布线图案iw1可以布置在第三布线轨迹iii内部并且连接到第一栅极接触cb1。因此，第一栅电极g1可以电连接到第一前布线图案iw1。第一前布线图案iw1可以用作向标准单元区sc提供第一输入信号的第一输入布线。
90.作为一示例，第二前布线图案iw2可以布置在第二布线轨迹ii内部并且连接到第二栅极接触cb2。结果，第二栅电极g2可以电连接到第二前布线图案iw2。第二前布线图案iw2可以用作向标准单元区sc提供第二输入信号的第二输入布线。
91.作为一示例，第三前布线图案ow可以布置在第一布线轨迹i内部并且连接到第一接触通路va1和第三接触通路va3。因此，第一源极/漏极接触ca1和第三源极/漏极接触ca3可以连接到第三前布线图案ow。第三前布线图案ow可以用作提供来自标准单元区sc的输出信号的输出布线。
92.第一电源布线v
dd
可以连接到源极/漏极接触ca1至ca5中的一些。例如，第一电源布线v
dd
可以连接到第二接触通路va2。结果，第二源极/漏极接触ca2可以电连接到第一电源布线v
dd
。
93.第二电源布线v
ss
可以连接到源极/漏极接触ca1至ca5中的其它一些。例如，第二电源布线v
ss
可以连接到第四接触通路va4。因此，第五源极/漏极接触ca5可以电连接到第二电源布线v
ss
。
94.第一至第四层间绝缘膜110、210、220和230可以形成在基板100的第一表面100a
上。第一至第四层间绝缘膜110、210、220和230可以依次堆叠在基板100的第一表面100a上。第一至第四层间绝缘膜110、210、220和230可以对应于图2的前层间绝缘膜200。
95.第一至第四层间绝缘膜110、210、220和230可以包括但不限于例如硅氧化物、硅氮化物、硅氮氧化物和具有比硅氧化物低的介电常数的低介电常数(低k)材料中的至少一种。
96.第一层间绝缘膜110可以覆盖例如场绝缘膜105、第一源极/漏极区160和第二源极/漏极区260。第二层间绝缘膜210可以例如形成在第一层间绝缘膜110上以至少部分地覆盖栅极覆盖图案150。
97.源极/漏极接触ca1至ca5可以例如穿透第一层间绝缘膜110和第二层间绝缘膜210并且连接到第一源极/漏极区160或第二源极/漏极区260。
98.栅极接触cb1和cb2可以例如穿透栅极覆盖图案150、第一层间绝缘膜110、第二层间绝缘膜210和第三层间绝缘膜220，并且连接到栅极导电膜130。
99.接触通路va1至va4可以例如穿透第三层间绝缘膜220，并且连接到源极/漏极接触ca1至ca5。尽管栅极接触cb1和cb2的上表面仅被示出为布置在与接触通路va1至va4的上表面相同的层级处，但是这仅是一示例。作为另一示例，栅极接触cb1和cb2的上表面可以布置在与源极/漏极接触ca1至ca5的上表面相同的层级处。在这样的情况下，可以进一步形成对应于栅极接触cb1和cb2并且连接到栅极接触cb1和cb2的接触通路。
100.第一前布线线路m1a可以例如布置在第四层间绝缘膜230内部。
101.在一些实施方式中，源极/漏极接触ca1至ca5、接触通路va1至va4、栅极接触cb1和cb2、第一至第三前布线图案iw1、iw2和ow、第一电源布线v
dd
和第二电源布线v
ss
可以每个包括阻挡膜(212、216和222)以及填充膜(214、218和224)。
102.阻挡膜(212、216和222)可以插设在层间绝缘膜(110、210、220和230)与填充膜(214、218和224)之间。阻挡膜(212、216和222)可以包括用于减少或防止填充膜(214、218和224)的扩散的金属或金属氮化物。例如，阻挡膜(212、216和222)可以包括但不限于钛(ti)、钽(ta)、钨(w)、镍(ni)、钴(co)、铂(pt)、其合金和氮化物中的至少一种。
103.填充膜(214、218和224)可以至少部分地填充于在形成阻挡膜(212、216和222)之后保留的层间绝缘膜(110、210、220和230)中的空间。填充膜(214、218和224)可以包括但不限于铝(al)、铜(cu)、钨(w)、钼(mo)、钴(co)及其合金中的至少一种。
104.尽管接触通路va1至va4、第一至第三前布线图案iw1、iw2和ow、第一电源布线v
dd
和第二电源布线v
ss
仅被示出为通过双镶嵌工艺形成，但是这仅是一示例，这些可以通过单镶嵌工艺或其它布线工艺形成。
105.第一分接单元区tc1可以与标准单元区sc沿着第一方向x排布。例如，第一分接单元区tc1可以由与第一单元分隔图案i1a沿着第一方向x排布的第三单元分隔图案i1c限定。例如，第三单元分隔图案i1c和第一单元分隔图案i1a可以在第二方向y上并排延伸。第一分接单元区tc1可以被限定在第三单元分隔图案i1c和第一单元分隔图案i1a之间。
106.第一贯穿通路tsv1可以布置在第一分接单元区tc1内部。第一贯穿通路tsv1可以连接第一电源布线v
dd
和第一后布线线路m1b。作为一示例，第一贯穿通路tsv1可以穿透基板100、场绝缘膜105、第一层间绝缘膜110、第二层间绝缘膜210和第三层间绝缘膜220，并且连接第一电源布线v
dd
和第一后布线图案bw11。
107.在一些实施方式中，绝缘间隔物膜305可以形成在基板100和第一贯穿通路tsv1之
间。绝缘间隔物膜305可以使第一贯穿通路tsv1与基板100电绝缘。绝缘间隔物膜305可以包括但不限于例如硅氧化物、硅氮化物、硅氮氧化物及其组合中的至少一种。
108.在一些实施方式中，绝缘间隔物膜305还可以沿着场绝缘膜105的侧表面、第一层间绝缘膜110的侧表面、第二层间绝缘膜210的侧表面、第三层间绝缘膜220的侧表面以及基板100的第二表面100b延伸。例如，可以形成从基板100的第二表面100b延伸以暴露第一电源布线v
dd
的沟槽。绝缘间隔物膜305可以沿着基板100的第二表面100b和该沟槽的轮廓延伸。第一贯穿通路tsv1可以形成为至少部分地填充该沟槽。
109.第二分接单元区tc2可以与标准单元区sc沿着第一方向x排布。例如，第二分接单元区tc2可以由与第二单元分隔图案i1b沿着第一方向x排布的第四单元分隔图案i1d限定。例如，第二单元分隔图案i1b和第四单元分隔图案i1d可以在第二方向y上并排延伸。第二分接单元区tc2可以被限定在第二单元分隔图案i1b和第四单元分隔图案i1d之间。
110.第二贯穿通路tsv2可以布置在第二分接单元区tc2内部。第二贯穿通路tsv2可以连接第二电源布线v
ss
和第一后布线线路m1b。由于第二贯穿通路tsv2可以类似于第一贯穿通路tsv1，除了它连接到第二电源布线v
ss
而不是第一电源布线v
dd
之外，所以将不提供其详细描述。
111.随着半导体器件越来越高度集成，实现半导体器件的布线图案的宽度可以逐渐减小。结果，向标准单元供应电源电压的电力输送网络(pdn)的电压降(例如ir压降)可能成为重要的问题。
112.在根据一些实施方式的半导体器件中，电力输送网络(pdn)可以通过安装在基板100的后侧(例如第二表面100b)上而具有减小的电压降。具体地，如上所述，供应有来自外部的电力的第一后布线线路m1b可以布置在基板100的第二表面100b上。此外，第一后布线线路m1b可以通过第一分接单元区tc1和/或第二分接单元区tc2向标准单元区sc提供电源电压。结果，与安装在基板100的第一表面100a上的电力输送网络(pdn)相比，第一后布线线路m1b可以在基板100的第二表面100b上形成为相对大的。也就是，根据一些实施方式的半导体器件的电力输送网络(pdn)可以由于布置在基板的后侧上而具有相对减小的电压降。
113.此外，根据一些实施方式的半导体器件可以在基板100的前侧(例如，第一表面100a)上提供额外的pnr(布局和布线)资源。例如，与电力输送网络(pdn)安装在基板100的第一表面100a上的情况相比，根据一些实施方式的半导体器件可以向第一至第四前布线线路m1a、m2a、m3a和m4a提供额外的pnr资源。因此，可以提供具有改进的ppa(功率、性能、面积)的半导体器件。
114.图8和图9是示出根据本发明构思的一些实施方式的半导体器件的剖视图。供参考，图8是沿着图3的a-a截取的另一剖面图，图9是沿着图3的b-b截取的另一剖面图。为了便于说明，将简要描述或省略以上使用图1至图7描述的实施方式的重复部分。
115.参照图8和图9，在根据一些实施方式的半导体器件中，第一有源图案f1和第二有源图案f2的每个包括多个线图案(wire pattern)114、116和118。
116.例如，第一有源图案f1和第二有源图案f2可以包括依次堆叠在基板100的第一表面100a上并彼此间隔开的第一至第三线图案114、116和118。作为一示例，第一线图案114可以在第三方向z上与基板100间隔开，第二线图案116可以在第三方向z上与第一线图案114间隔开，第三线图案118可以在第三方向z上与第二线图案116间隔开。
117.第一至第三线图案114、116和118可以每个在第一方向x上延伸。此外，第一至第三线图案114、116和118可以每个穿过第一栅电极g1和第二栅电极g2。因此，如图9所示，第一栅电极g1和第二栅电极g2可以与第一至第三线图案114、116和118的外周表面邻接或围绕第一至第三线图案114、116和118的外周表面。
118.尽管图9示出第一至第三线图案114、116和118的截面是矩形的，但是这仅是一示例。例如，第一至第三线图案114、116和118的截面中的每个可以是其它多边形或圆形。
119.在一些实施方式中，第一有源图案f1和第二有源图案f2中的每个还可以包括鳍型图案112，该鳍型图案112从基板100的第一表面100a突出并在第一方向x上延伸。第一线图案114可以例如在第三方向z上与鳍型图案112间隔开。
120.图10是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。图11是沿着图10的i2-i2截取的示意性剖视图。为了便于说明，将简要描述或省略以上使用图1至图9描述的实施方式的重复部分。
121.参照图10和图11，在根据一些实施方式的半导体器件中，第一贯穿通路tsv1布置在第一子分接单元区tc11和第二子分接单元区tc12内部，第二贯穿通路tsv2布置在第三子分接单元区tc21和第四子分接单元区tc22内部。
122.多个第一子分接单元区tc11可以沿着第二方向y排布。多个第二子分接单元区tc12可以沿着第二方向y排布。第一子分接单元区tc11可以布置为对应于多个第一电源布线v
dd
中的一些，第二子分接单元区tc12可以布置为对应于多个第一电源布线v
dd
中的其它一些。作为一示例，第一子分接单元区tc11和第二子分接单元区tc12可以在第二方向y上交替布置。
123.在一些实施方式中，第一子分接单元区tc11可以布置为与第二子分接单元区tc12交错(例如，以z字形形式)。例如，沿着第二方向y排布的多个第一子分接单元区tc11可以布置为在第一方向x上与沿着第二方向y排布的多个第二子分接单元区tc12间隔开。
124.多个第三子分接单元区tc21可以沿着第二方向y排布。多个第四子分接单元区tc22可以沿着第二方向y排布。第三子分接单元区tc21可以布置为对应于多个第二电源布线v
ss
的一部分，第四子分接单元区tc22可以布置为对应于所述多个第二电源布线v
ss
的另一部分。作为一示例，第三子分接单元区tc21和第四子分接单元区tc22可以在第二方向y上交替排布。
125.在一些实施方式中，第三子分接单元区tc21可以布置为与第四子分接单元区tc22交错(例如，以z字形形式)。例如，沿着第二方向y排布的多个第三子分接单元区tc21可以布置为在第一方向x上与沿着第二方向y排布的多个第四子分接单元区tc22间隔开。
126.在一些实施方式中，第二子分接单元区tc12可以插设在第三子分接单元区tc21和第四子分接单元区tc22之间。在一些实施方式中，第三子分接单元区tc21可以插设在第一子分接单元区tc11和第二子分接单元区tc12之间。
127.图12是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。图13是沿着图12的i3-i3截取的示意性剖视图。为了便于说明，将简要描述或省略以上使用图1至图11描述的实施方式的重复部分。
128.参照图12和图13，在根据本发明构思的一些实施方式的半导体器件中，第一至第四前布线线路m1a、m2a、m3a和m4a还包括第四前布线图案cw1和第五前布线图案cw2。
129.第四前布线图案cw1和第五前布线图案cw2可以布置在第一电源布线v
dd
和第二电源布线v
ss
上方。例如，从基板100的第一表面100a起，第一前布线线路m1a可以布置在第一前布线层级处，第四前布线图案cw1和第五前布线图案cw2可以布置在与第一前布线层级间隔开的第二前布线层级处。作为一示例，第二前布线线路m2a可以包括第四前布线图案cw1和第五前布线图案cw2。
130.第四前布线图案cw1可以将彼此间隔开的第一电源布线v
dd
互连。例如，连接第一电源布线v
dd
和第二前布线线路m2a的前布线通路v1a可以形成在前层间绝缘膜200中。第四前布线图案cw1可以通过前布线通路v1a将沿着第二方向y排布的第一电源布线v
dd
互连。
131.在一些实施方式中，第一子分接单元区tc11和第二子分接单元区tc12可以不布置在多个第一电源布线v
dd
的一部分中。例如，第一子分接单元区tc11和第二子分接单元区tc12可以沿着第一方向x排布。第四前布线图案cw1可以将在其中布置第一子分接单元区tc11和第二子分接单元区tc12的第一电源布线v
dd
与在其中没有布置第一子分接单元区tc11和第二子分接单元区tc12的第一电源布线v
dd
互连。因此，第一电源电压也可以被提供到在其中没有布置第一子分接单元区tc11和第二子分接单元区tc12的第一电源布线v
dd
。
132.第五前布线图案cw2可以将彼此间隔开的第二电源布线v
ss
互连。例如，第五前布线图案cw2可以通过前布线通路v1a将沿着第二方向y排布的第二电源布线v
ss
互连。
133.在一些实施方式中，第三子分接单元区tc21和第四子分接单元区tc22可以不布置在多个第二电源布线v
ss
的一部分处。例如，第三子分接单元区tc21和第四子分接单元区tc22可以沿着第一方向x排布。第五前布线图案cw2可以将在其中布置第三子分接单元区tc21和第四子分接单元区tc22的第二电源布线v
ss
和在其中没有布置第三子分接单元区tc21和第四子分接单元区tc22的第二电源布线v
ss
互连。因此，第二电源电压也可以被提供到在其中没有布置第三子分接单元区tc21和第四子分接单元区tc22的第二电源布线v
ss
。
134.图14是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。图15是沿着图14的i4-i4截取的示意性剖视图。为了便于说明，将简要描述或省略以上使用图1至图9描述的实施方式的重复部分。
135.参照图14和图15，根据一些实施方式的半导体器件还包括第二后布线线路m2b、第三后布线线路m3b、再分布层350和电源焊盘360。
136.第二后布线线路m2b可以布置在第一后布线线路m1b上方。例如，从基板100的第二表面100b起，第一后布线线路m1b可以布置在第一后布线层级处，第二后布线线路m2b可以布置在与第一后布线层级间隔开的第二后布线层级处。第二后布线线路m2b可以与第一后布线线路m1b交叉。在一些实施方式中，第二后布线线路m2b可以在第一方向x上延伸。
137.第二后布线线路m2b可以电连接到第一后布线线路m1b。例如，连接第一后布线线路m1b和第二后布线线路m2b的第一后布线通路v1b可以形成在后层间绝缘膜300中。
138.在一些实施方式中，第二后布线线路m2b的宽度w2可以大于或等于第一后布线线路m1b的宽度w1。作为一示例，第一后布线线路m1b的宽度w1可以为约0.1μm至约0.5μm，第二后布线线路m2b的宽度w2可以为约0.4μm至约1.0μm。在一些实施方式中，第一后布线线路m1b的宽度w1可以为约0.3μm至约0.45μm，第二后布线线路m2b的宽度w2可以为约0.45μm至约0.5μm。
139.在一些实施方式中，第二后布线线路m2b的厚度h2可以大于或等于第一后布线线
路m1b的厚度h1。作为一示例，第一后布线线路m1b的厚度h1可以为约0.01μm至约0.5μm，第二后布线线路m2b的厚度h2可以为约0.5μm至约2.0μm。在一些实施方式中，第一后布线线路m1b的厚度h1可以为约0.05μm至约0.1μm，第二后布线线路m2b的厚度h2可以为约0.5μm至约1.0μm。
140.在一些实施方式中，第二后布线线路m2b可以包括第三后布线图案bw21和第四后布线图案bw22。第三后布线图案bw21和第四后布线图案bw22可以彼此间隔开并且并排延伸。例如，第三后布线图案bw21和第四后布线图案bw22可以每个在第一方向x上延伸。第三后布线图案bw21和第四后布线图案bw22可以沿着第二方向y排布。在一些实施方式中，第三后布线图案bw21和第四后布线图案bw22可以在第二方向y上交替排布。
141.第三后布线图案bw21可以电连接到第一后布线图案bw11，第四后布线图案bw22可以电连接到第二后布线图案bw12。例如，第一后布线通路v1b的一部分可以连接第一后布线图案bw11和第三后布线图案bw21，第一后布线通路v1b的另一部分可以连接第二后布线图案bw12和第四后布线图案bw22。
142.第三后布线线路m3b可以布置在第二后布线线路m2b上方。例如，从基板100的第二表面100b起，第三后布线线路m3b可以布置在与第二后布线层级间隔开的第三后布线层级处。第三后布线线路m3b可以与第二后布线线路m2b交叉。在一些实施方式中，第三后布线线路m3b可以在第二方向y上延伸。
143.第三后布线线路m3b可以电连接到第二后布线线路m2b。例如，连接第二后布线线路m2b和第三后布线线路m3b的第二后布线通路v2b可以形成在后层间绝缘膜300中。
144.在一些实施方式中，第三后布线线路m3b的宽度w3可以大于或等于第二后布线线路m2b的宽度w2。作为一示例，第二后布线线路m2b的宽度w2可以为约0.4μm至约1.0μm，第三后布线线路m3b的宽度w3可以为约1.0μm至约5.0μm。在一些实施方式中，第二后布线线路m2b的宽度w2可以为约0.45μm至约0.5μm，第三后布线线路m3b的宽度w3可以为约3.0μm至约4.0μm。
145.在一些实施方式中，第三后布线线路m3b的厚度h3可以大于或等于第二后布线线路m2b的厚度h2。作为一示例，第二后布线线路m2b的厚度h2和第三后布线线路m3b的厚度h3可以每个为约0.5μm至约2.0μm。在一些实施方式中，第二后布线线路m2b的厚度h2和第三后布线线路m3b的厚度h3可以每个为约0.5μm至约1.0μm。
146.在一些实施方式中，第三后布线线路m3b可以包括第五后布线图案bw31和第六后布线图案bw32。第五后布线图案bw31和第六后布线图案bw32可以彼此间隔开并且并排延伸。例如，第五后布线图案bw31和第六后布线图案bw32可以每个在第二方向y上延伸。第五后布线图案bw31和第六后布线图案bw32可以沿着第一方向x排布。在一些实施方式中，第五后布线图案bw31和第六后布线图案bw32可以在第一方向x上交替排布。
147.第五后布线图案bw31可以电连接到第三后布线图案bw21，第六后布线图案bw32可以电连接到第四后布线图案bw22。例如，第二后布线通路v2b的一部分可以连接第三后布线图案bw21和第五后布线图案bw31，第二后布线通路v2b的另一部分可以连接第四后布线图案bw22和第六后布线图案bw32。
148.再分布层350可以电连接到第三后布线线路m3b。例如，连接第三后布线线路m3b和再分布层350的第三后布线通路v3b可以形成在后层间绝缘膜300中。
149.电源焊盘360可以形成在再分布层350上。电源焊盘360从再分布层350暴露并可以从半导体器件的外部被供应电力。再分布层350可以连接第三后布线线路m3b和电源焊盘360。因此，根据一些实施方式，第一至第三后布线线路m1b、m2b和m3b可以形成半导体器件的电力输送网络(pdn)。尽管没有具体示出，但是再分布层350包括多层布线图案，并可以连接第三后布线线路m3b和电源焊盘360。例如，再分布层350可以包括聚合物层以及形成在该聚合物层内部的多层布线图案。
150.尽管仅示出三层的布线线路(例如，m1b、m2b和m3b)形成在基板100和再分布层350之间，但是这仅是为了便于说明。根据本发明构思的各种实施方式，可以形成四层或更多层的布线线路。
151.图16是示出根据本发明构思的一些实施方式的半导体器件的示意性布局图。图17是沿着图16的i5-i5截取的示意性剖视图。为了便于说明，将简要说明或省略以上参照图1至图9描述的实施方式的重复部分。
152.参照图16和图17，在根据一些实施方式的半导体器件中，第一后布线线路m1b与第一电源布线v
dd
和第二电源布线v
ss
并排延伸。例如，第一后布线线路m1b可以在第一方向x上延伸。
153.在一些实施方式中，第一后布线图案bw11可以布置为在z方向上与第一电源布线v
dd
重叠。包括第一贯穿通路tsv1的第一分接单元区tc1可以连接第一电源布线v
dd
和第一后布线图案bw11。结果，形成电力输送网络(pdn)的第一后布线线路m1b可以向标准单元区sc供应第一电源电压。
154.在一些实施方式中，第二后布线图案bw12可以布置为在z方向上与第二电源布线v
ss
重叠。包括第二贯穿通路tsv2的第二分接单元区tc2可以连接第二电源布线v
ss
和第二后布线图案bw12。结果，形成电力输送网络(pdn)的第一后布线线路m1b可以向标准单元区sc供应第二电源电压。
155.第二后布线线路m2b可以与第一后布线线路m1b交叉。例如，第二后布线线路m2b可以在第二方向y上延伸。第三后布线线路m3b可以与第二后布线线路m2b交叉。例如，第三后布线线路m3b可以在第一方向x上延伸。因此，根据一些实施方式，第一至第三后布线线路m1b、m2b和m3b可以形成半导体器件的电力输送网络(pdn)。
156.在下文，将参照图18和图19描述根据示例实施方式的用于半导体器件的布局设计方法以及用于制造半导体器件的方法。
157.图18是根据本发明构思的一些实施方式的用于执行或生成半导体器件的布局设计的计算机系统的框图。
158.参照图18，计算机系统可以包括cpu 10、工作存储器30、i/o装置50和辅助存储器70。计算机系统可以被提供为用于根据一些实施方式的半导体器件的布局设计的专用装置。在一些实施方式中，计算机系统还可以包括各种设计和验证模拟程序。
159.cpu 10可以配置为执行存储在计算机系统上的或计算机系统可访问的计算机可读介质中的软件(应用程序、操作系统和装置驱动程序)。cpu 10可以配置为执行加载到工作存储器30中的操作系统。cpu 10可以配置为执行基于操作系统而被驱动的应用程序。例如，cpu 10可以配置为执行加载到工作存储器30中的布局设计工具32、布局和布线工具34和/或opc工具36。
160.上述操作系统或上述应用程序可以被加载到工作存储器30中。在启动计算机系统时存储在辅助存储器70中的操作系统映像(未示出)可以根据启动顺序被加载到工作存储器30中。计算机系统的各种i/o操作可以由操作系统支持。
161.用于根据一些实施方式的半导体器件的布局设计的布局设计工具32可以从辅助存储器70加载到工作存储器30中。随后，布局和布线工具34可以从辅助存储器70加载到工作存储器30中，该布局和布线工具34配置为布置所设计的标准单元、在所布置的标准单元中重新布置内部布线图案以及对所布置的标准单元进行布线。随后，配置为执行所设计的布局数据的光学邻近校正(opc)的opc工具36可以从辅助存储器70加载到工作存储器30中。
162.i/o装置50可以配置为控制来自用户接口装置的用户的输入和输出。例如，i/o装置50包括键盘或监视器，并可以接收来自用户的信息输入。用户可以使用i/o装置50接收关于需要调整操作特性的半导体区域和数据路径的信息的输入。此外，opc工具36的处理过程和处理结果可以通过i/o装置50显示。
163.辅助存储器70可以被提供作为计算机系统的存储介质。辅助存储器70可以存储应用程序、操作系统映像和各种数据。
164.系统互连器90可以是用于在计算机系统内部提供网络的系统总线。cpu10、工作存储器30、i/o装置50和辅助存储器70可以通过系统互连器90电连接，数据可以被交换。
165.图19是示出根据本发明构思的一些实施方式的用于半导体器件的布局设计方法以及制造该半导体器件的方法的流程图。
166.参照图19，可以使用以上采用图18描述的计算机系统来执行半导体集成电路的高层次设计(s10)。高层次设计可以表示以计算机编程母语言对要设计的集成电路的描述。例如，母语言诸如c语言可以用于高层次设计。由高层次设计而设计的电路可以通过寄存器传输级(rtl)编码或仿真而被更具体地表达。随后，由寄存器传输级编码生成的代码被转换为网表，并可以由整个半导体元件合成。通过仿真工具对合成的原理电路进行验证，并且可以根据验证结果而伴随调整过程。
167.随后，可以执行用于在硅基板上实现逻辑完成的半导体集成电路的布局设计(s20)。例如，通过参考在上层级设计中合成的原理电路或与其对应的网表，可以进行布局设计。布局设计可以包括根据定义的设计规则布置和连接由单元库提供的各种标准单元的布线程序。
168.布局可以是用于限定用于形成将要实际形成在硅基板上的晶体管和金属布线的图案的形式或尺寸的过程。例如，为了在硅基板上实际形成反相器电路，可以适当地布置布局图案(诸如pfet、nfet、p-well、n-well、栅电极)以及将要布置在它们上的布线图案。
169.然后可以对所选择和布置的标准单元进行布线。具体地，可以在所布置的标准单元上布置上部布线(布线图案)。通过执行布线，所布置的标准单元可以根据设计而互连。
170.在布线之后，可以执行布局验证以确定是否存在违反设计规则的任何部分。要验证的项目可以包括drc(设计规则检查)、erc(电气规则检查)和lvs(布局与原理图)。
171.随后，可以执行光学邻近校正(opc)过程(s30)。通过布局设计提供的布局图案可以使用光刻工艺在硅基板上实现。此时，光学邻近校正可以是用于校正在光刻工艺中可能发生的变形现象的技术。
172.随后，可以基于通过光学邻近校正而改变的布局来产生光掩模(s40)。光掩模可以
例如以使用涂覆在玻璃基板上的铬膜绘制布局图案的方式来产生。
173.随后，可以使用所产生的光掩模来制造半导体器件(s50)。在使用光掩模制造半导体器件的工艺中，可以重复各种类型的曝光和蚀刻工艺。通过这样的工艺，可以在硅基板上依次形成在布局设计时所形成的图案的形状。
174.尽管已经参照本发明构思的示范性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变，本发明构思的范围由以下权利要求限定。因此，所意欲的是本实施方式在所有的方面被认为是说明性的而非限制性的，参照所附权利要求而不是以上描述来指示本发明的范围。
175.本技术要求于2021年1月11日提交的韩国专利申请第10-2021-0003018号的优先权，其公开内容通过引用整体地结合于此。