具有混合栅极/电中断的半导体器件及其制造方法与流程

1.本发明总体上涉及堆叠晶体管结构，并且更具体地，涉及用于在堆叠晶体管之间选择性地提供电和扩散中断的结构和方法。


背景技术：

2.该背景技术部分仅旨在为本领域技术人员提供理解这里公开的发明构思的背景。因此，该背景技术部分可能包含可取得专利的材料，并且不应将其包含在此部分中视为承认该技术已经存在。
3.半导体器件中的扩散中断通常给半导体器件带来两种不同的功能。首先，它们为相邻的晶体管器件提供增强的电隔离，其次，它们为掺杂剂或污染物从一个晶体管到另一个晶体管的扩散提供了屏障。扩散中断通常由填充晶体管之间形成的间隙的体电介质材料组成。该间隙可以是窄的(诸如大约为栅极的宽度(例如，单扩散中断(sdb)))或者是宽的(诸如相邻特征之间的距离(例如，双扩散中断))或更大。这种扩散中断通常从半导体衬底中的沟槽垂直延伸，一直到晶体管层级的顶部。
4.然而，在构建3d ic时可能出现困难，因为可能不希望形成切割两层级或更多层级晶体管的扩散中断。


技术实现要素：

5.在某些方面，这里的一些实施方式提供一种半导体器件，其包括至少两层晶体管，其中第一层包括两个或更多个nfet晶体管器件并且第二层包括两个或更多个pfet晶体管器件；以及其中电或扩散中断位于第一层或第二层之一的两个或更多个晶体管器件之间，并且与电或扩散中断垂直对准的栅极位于第一层或第二层的另一个的两个或更多个源极-漏极区之间。
6.在其他方面，这里的一些实施方式包括一种用于制造半导体器件的方法，包括：提供具有伪栅极的沟道，该伪栅极包括功函数金属(wfm)层，其中沟道和wfm层具有相反的极性。
7.在其他方面，这里的一些实施方式包括一种制造半导体器件的方法，该方法包括：在第一衬底上垂直沉积第一有源区、隔离层和第二有源区；在第一有源区和第二有源区以及隔离层周围沉积虚设栅极；将虚设栅极的一部分去除至隔离层的垂直水平以产生第一空隙；在第一空隙中沉积第一物质；去除虚设栅极的剩余部分以产生第二空隙；以及将第二物质沉积到第二空隙中。第一物质或第二物质中的一个可以包括电介质材料，并且第一物质或第二物质中的另一个可以包括功函数金属。
附图说明
8.图1提供了根据一些实施方式的具有单扩散中断的堆叠半导体器件。
9.图2提供了根据一些实施方式的具有混合栅极/电中断的堆叠半导体器件。
10.图3提供了根据一些实施方式的具有层级选择性扩散中断的堆叠半导体器件。
11.图4a-4i示出了根据一些实施方式的用于制造堆叠栅极的方法。
12.图5a-5e示出了根据一些实施方式的用于制造堆叠栅极的替代方法。
13.图6a-6d示出了根据一些实施方式的用于制造混合栅极/电中断结构的方法。
14.图7提供了根据一些实施方式的用于提供层级选择性电和扩散中断的方法的流程图。
15.图8提供了根据一些实施方式的形成电中断的方法的流程图。
16.图9提供了根据一些实施方式的用于形成层级选择性电和扩散中断的方法的流程图。
17.图10示出了可利用这里提供的堆叠晶体管器件的半导体封装。
18.图11示出了根据一示例实施方式的电子系统的示意框图。
具体实施方式
19.这里描述的示例实施方式是示例，因此，本公开不限于此，并且可以以各种其他形式来实现。不排除以下描述中提供的每个示例实施方式与这里提供的或者这里未提供但与本公开一致的另一示例或另一示例实施方式的一个或更多个特征相关联。例如，即使在特定示例或示例实施方式中描述的事项没有在与其不同的示例或示例实施方式中描述，该事项也可以被理解为与该不同的示例或实施方式相关或组合，除非在其描述中另外提及。
20.另外，应理解，对原理、方面、示例和示例实施方式的所有描述旨在涵盖其结构和功能等同物。另外，这些等同物应被理解为不仅包括目前众所周知的等同物，而且还包括将来要开发的等同物，也就是，被发明来执行相同功能的所有器件而不管其结构如何。
21.将理解，当半导体器件的元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为在半导体器件的另一元件“之上”“、上方”、“上”、“下面”、“下方”、“之下”、“连接到”或“联接到”半导体器件的另一元件时，它可以直接在所述另一元件之上、上方、上、下面、下方、之下、连接或联接到所述另一元件，或者可以存在(多个)居间元件。相反，当半导体器件的元件被称为“直接”在半导体器件的另一元件“之上”、“上方”、“上”、“下面”、“下方”、“之下”、“直接连接到”或“直接联接到”半导体器件的另一元件时，不存在居间元件。贯穿本公开，相同的数字指代相同的元件。
22.为了描述的容易，空间关系术语，诸如“在
……
之上”、“在
……
上方”、“在
……
上”、“上部”、“在
……
下面”、“在
……
下方”、“在
……
之下”、“下部”、“顶部”和“底部”等，可以在此被用来描述如图中示出的一个元件的与另外的(多个)元件的关系。将理解，除图中描绘的取向之外，空间关系术语还旨在涵盖半导体器件在使用或在操作中的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”另外的元件“下面”或“之下”的元件将取向“在”所述另外的元件“上方”。因此，术语“在
……
下面”能涵盖上下两取向。半导体器件可以被另外取向(旋转90度或处于另外的取向)，且此处使用的空间关系描述语被相应地解释。
23.当在此使用时，诸如
“……
中的至少一个”的表述，当位于一列元素之后时，修饰整列元素，而不修饰列中的个别元素。例如，表述“a、b和c中的至少一个”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。这里，当术语“相同”用于比较两个或更多个元素的尺寸时，该术语可以涵盖“基本相同”的尺寸。
24.将理解，尽管术语“第一”、“第二”、“第三”、“第四”等可以在此用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。
25.还将理解，即使制造装置或结构的某个步骤或操作晚于另一步骤或操作被描述，该步骤或操作也可以早于所述另一步骤或操作执行，除非所述另一步骤或操作被描述为在该步骤或操作之后执行。
26.在此参照作为示例实施方式(和中间结构)的示意图的剖视图描述示例实施方式。因此，作为例如制造技术和/或公差的结果的相对于图示的形状的变化将被预料到。因此，示例实施方式不应解释为限于此处示出的区域的特定形状，而是将包括例如由制造导致的形状上的偏差。例如，被示出为矩形的注入区在其边缘处通常将具有圆化或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋区和通过其进行注入的表面之间的区域中的一些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状并且不旨在限制本公开的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。
27.为简洁起见，此处可以详细描述或不详细描述半导体器件的一般元件。
28.图1示出了从侧面观察的根据一些实施方式的示例堆叠半导体器件。堆叠半导体器件可以包括衬底(未示出)上方的晶体管器件的两个或更多个层级101和102—为了简单起见仅示出了两个层级。每个层级可以包括多个晶体管器件103和104；晶体管器件103可以包括设置在每个层级101和102左侧的两个堆叠晶体管器件。晶体管器件104可以包括设置在每个层级101和102右侧的两个晶体管器件。可以存在更多的晶体管器件。
29.因此，每个层级可以包括沟道区105和106。在一些实施方式中，沟道区可以在层级之间垂直对准和平行。沟道区105和106可以被赋予相反的极性以更好地提供cmos架构。例如，沟道区105可以是n型(以允许nfet器件)，并且沟道区106可以是p型(以提供pfet器件)。类型也可以颠倒(例如，沟道区105可以是p型，而沟道区106可以是n型)。然而，为了便于讨论，这里在下面假设沟道区106为p型，沟道区105为n型。沟道区105和106中的每个可以包括单沟道区(例如，鳍型沟道)，或者可以包括一起用作单沟道的多个子沟道(例如，纳米片或纳米线沟道)。
30.沟道区105和106可以分别被源极/漏极(sd)区107和108“切割”。sd区107a-c和sd区108a-c可以分别统称为sd区107和sd区108。在一些实施方式中，sd区107a-c分别与sd区108a-c垂直对准。在一些实施方式中，沟道区105和106可以形成为长线，并且可以稍后在需要sd区特征的位置处被切割，并且可以在所得切口中生长sd区。因此，沟道区105和106的“沟道”指的是所有这样的晶体管器件的沟道，这些晶体管器件布置在一条线上并被如此处理。示出了每个层级的3个sd区，但可以存在更多区。
31.沟道区105和106还可以分别与分别在晶体管器件103的sd区107a和107b以及108a和108b之间的栅极(诸如栅极区109和110)接触。在一些实施方式中，栅极区109和110可以包括栅极堆叠，该栅极堆叠包括以下中的一个或更多个：界面层(未示出)、偶极子建造层(dipole engineering layer)(未示出)、薄高k电介质层(未示出)、盖层(未显示)，以及一层或更多层体功函数金属(wfm)(也未示出)。
32.界面层可以包括但不限于sio、二氧化硅(sio2)和/或硅氮氧化物(sion)中的至少
一种。
33.关于偶极子建造层，其可以包括lu2o3、lusiox、y2o3、ysiox、la2o3、lasiox、bao、basiox、sro、srsiox、al2o3、alsiox、tio2、tisiox、hfo2、hfsiox、zro2、zrsiox、ta2o5、tasiox、sco、scsiox、mgo和mgsiox中的一种或更多种，其中ox表示具有不同化学计量的氧化物。第一偶极子层中元素的原子百分比也可以变化。例如，硅酸盐层中的硅含量可以在从零到不大于百分之七十的原子百分比的范围内。硅酸盐中的硅含量可以用于调整vt的偏移。所选材料取决于所需电压偏移的符号和正在形成的指定器件(即nfet或pfet)。如果正在制造的部件是nfet并且希望vt向下(负)偏移，则在一些实施方式中，偶极子建造层可以包括lu2o3、lusiox、y2o3、ysiox、la2o3、lasiox、bao、basiox、sro和srsio
x
中的一种或更多种。如果正在制造的部件是nfet并且希望vt向上(正)偏移，则偶极子建造层可以包括al2o3、alsiox、tio2、tisiox、hfo2、hfsiox、zro2、zrsiox、ta2o5、tasiox、sco、scsiox、mgo和mgsiox中的至少一种。如果正在制造的部件是pfet并且希望vt向上(负)偏移，则偶极子建造层可以包括lu2o3、lusiox、y2o3、ysiox、la2o3、lasiox、bao、basiox、sro、srsiox中的至少一种。如果正在提供的部件是pfet并且希望vt向下(正)偏移，则偶极子建造层可以包括al2o3、alsiox、tio2、tisiox、hfo2、hfsiox、zro2、zrsiox、ta2o5、tasiox、sco、scsiox、mgo和mgsiox中的一种或更多种。在其他实施方式中，可以在偶极子建造层中使用其他材料以向上或向下偏移电压。在一些实施方式中，偶极子建造层可以作为未氧化的组合物沉积在盖层上，并且被驱入到高k电介质层和盖层中/被驱使穿过高k电介质层和盖层，在该过程中变得至少部分氧化。这种驱使可以经由退火工艺完成。偶极子建造层可以通过在界面层和高k电介质层的边界处提供偶极子来微调晶体管的vt。
34.高k电介质层可以包括但不限于一种或更多种金属氧化物或金属硅酸盐，诸如hf、al、zr、la、mg、ba、ti、pb或其组合的氧化物，具有大于7的介电常数值。盖层可以包括但不限于金属氮化物，诸如tin。在n型的情况下，功函数金属可以包括但不限于tial、tialc、zral、wal、taal和hfal中的一层或更多层。另外，在使用偶极子建造层的情况下，wfm可以包括多晶硅。在p型的情况下，功函数金属可以包括但不限于ni、pd、pt、be、ir、te、re、ru、rh、w、mo、wn、run、mon、tin、tan、wc、tac、tic、tialn和taaln中的一层或更多层。另外，在使用偶极子建造层的情况下，wfm可以包括多晶硅。
35.因此，如下文所用，术语“功函数金属层”(wfm层)旨在包含偶极子建造层、盖层和体功函数金属层，它们共同影响由该层表示的功函数。如下文所用，术语“高k电介质层”意在涵盖界面层和高k电介质层本身两者，该层意在提供沟道与wfm层之间的电介质。
36.例如，当需要公共栅极结构时，栅极区109和110可以接触。替代地，分离栅极以提供电隔离的电介质层111可以设置在栅极区109和110之间。sd区107a-c和108a-c以及栅极区109和110可以具有用于电源和信号的外部接触，未示出。
37.沟道区105和106也可以被电介质112切割。该电介质112可以从底部层级(例如，层级102)的最低高度延伸(并且进入衬底)到顶部层级(例如，层级101)的最高高度。该电介质可以放置在通常会形成栅极的区域中(例如，在相邻的sd区之间间隔适当节距)，例如，在sd区107b和107c之间，以及在sd区108b和108c之间。该电介质112可以在一层级上提供相邻晶体管器件103和104之间的电隔离和扩散隔离。
38.图2示出了根据一些实施方式的混合栅极/电中断的方面。图2与图1有一些相似之
处，并且相似的部分共享相似的编号。为简洁起见，具有相似结构和功能共享编号的部分在此可以不再被重复描述。
39.在图2的示例实施方式中，希望在层级102的sd区108a和108b之间存在有源栅极，同时在层级101的sd区107a和107b之间存在电中断。为了实现这一点，混合栅极/电中断210垂直地提供在sd区107a和107b之间以及sd区108a和108b之间。回想在这些示例中，沟道区106是p型，沟道区105是n型。混合栅极/电中断210包括p-功函数金属层，并接触沟道区105和106两者。因此，混合栅极/电中断210用作sd区108a和108b之间的沟道区106的栅极，允许晶体管器件220的产生。此外，p-功函数金属层用作n型沟道区105的电阻挡：基本上没有电荷载流子将在sd区107a和107b之间移动。混合栅极/电中断210还用作sd区108a和108b之间的沟道区106的栅极，允许晶体管器件220的产生。
40.图2还示出了如何使用垂直地提供在sd区107b和107c之间以及sd区108b和108c之间的混合栅极/电中断209在层级101的sd区107b和107c之间提供栅极，同时在层级102的sd区108b和108c之间提供电阻挡的一些实施方式。再次回想在这些示例中沟道区105是n型并且沟道区106是p型。混合栅极/电中断209接触沟道区105和106两者，并且包括n-功函数金属层。因此，混合栅极/电中断209用作sd区107b和107c之间的沟道区105的栅极，允许晶体管器件221的产生。此外，n-功函数金属层用作p型沟道区106的电阻挡；基本上没有电荷载流子将在sd区108b和108c之间移动。
41.因此，图2示出了当两个器件层级具有相反极性时，功函数金属层可以用作一个层级(和一个极性)中的栅极并且可以用作(具有相反极性的)另一层级中的电中断。更一般地，在电路的操作电压范围内，具有第一极性的沟道可以通过给予其包括足够量/浓度的相反极性的功函数金属层的“伪栅极”而被电中断。也就是，不受理论束缚地，在一些实施方式中，具有第一极性的沟道可以通过使用基于相反极性的功函数金属的伪栅极使其阈值电压vth的(绝对值)升高到其vth不再处于它所在的电路提供的电压范围内的程度，因此无法进入导电模式。(多个)功函数金属及其浓度的选择取决于沟道的性质和所需的vth偏移，并且可以被容易地确定。
42.进一步注意，这允许电中断存在于堆叠晶体管器件的一个层级中，而不需要在其上方或下方存在垂直对准的电中断。也就是，例如，混合栅极/电中断210允许沿着沟道区105在混合栅极/电中断210的位置存在电中断，而同时允许沿着沟道区106存在在电中断正下方垂直对准的栅极，而不需要沿着沟道区106也存在电中断，如图1的电介质112一样。因此，可以简化包括堆叠晶体管器件的半导体器件的制造工艺，并且可以减小半导体器件的尺寸。
43.图3示出了根据一些实施方式的层级选择性单扩散中断的示例—也就是，可选择性地放置在一个层级或另一层级101-102上的扩散中断。图3与图1和图2有相似之处，同样的编号代表同样的部分。为简洁起见，对于具有相同功能和编号的部分，描述将不再被重复。
44.对于图3的示例，希望在层级102的sd区108a和108b之间存在有源栅极，同时在层级101的sd区107a和107b之间存在电和扩散中断。为了实现这一点，包括电介质的单扩散中断312a提供在sd区107a和107b之间而栅极区110(其可以包括p-功函数金属层)提供在sd区108a和108b之间。这种布置为sd区108a和108b之间的沟道区106提供了栅极区110，允许晶
体管器件320的产生。此外，电介质用作n型沟道区105的电和扩散阻挡：基本上没有电荷载流子将在sd区107a和107b之间移动。在该示例中值得注意的是，扩散中断312a完全切割沟道区105。在其他示例中，沟道可以被氧化并被电介质围绕，或者简单地被电介质围绕。电介质可以从层级101的最低高度垂直延伸到层级101的顶部。
45.进一步在图3的示例中，希望在层级101的sd区107b和107c之间存在有源栅极，同时在层级102的sd区108b和108c之间存在电和扩散中断。为了实现这一点，包括电介质的单扩散中断312b提供在sd区108b和108c之间，而栅极区109(其可以包括n-功函数金属层)提供在sd区107b和107c之间。这种布置为sd区107b和107c之间的沟道区106提供了栅极区109，允许晶体管器件321的产生。此外，电介质用作沟道区105的电和扩散阻挡：基本上没有电荷载流子将在sd区108b和108c之间移动。在该示例中值得注意的是，扩散中断312b完全切割沟道区106。在其他示例中，沟道可以被氧化并被电介质围绕，或者简单地被电介质围绕。电介质可以从层级102的最低高度垂直延伸到层级102的顶部。
46.进一步注意，这允许在堆叠晶体管器件的一个层级中存在电和扩散中断，而不需要存在在其上方或下方垂直对准的另一个电中断。也就是，例如，单扩散中断312a和栅极区110的堆叠允许沿着沟道区105在扩散中断电介质312的位置存在电和扩散中断，而同时允许沿着沟道区106存在在电和扩散中断正下方垂直对准的栅极，而不需要沿着沟道区106也存在扩散中断，如图1的电介质112一样。
47.图4a-4i提供了根据一示例实施方式的用于制造可包括不同功函数金属层的堆叠栅极(诸如图1的堆叠栅极区109和110)的示例方法。提供垂直堆叠栅极/扩散中断结构(诸如图3的扩散中断312a/栅极区110和扩散中断312b/栅极区109)的替代方案也被讨论。图4a-4i被绘制使得它们向下看晶体管沟道的长度；也就是，电流通过所示的晶体管部件流入或流出页面。
48.转向图4a，可以提供第一衬底401。在第一衬底401上，顶部晶体管有源区402a和底部晶体管有源区402b可以提供为垂直堆叠(这些可以是例如图1-3的沟道区105和106的部分)。在一些实施方式中，有源区可以包括一系列层(通常未示出)，例如，具有交错的牺牲层的一系列纳米片。特别地，底部牺牲层402b1被突出以供稍后使用。交错的牺牲层402b1可以比其他牺牲层厚。可以在有源区402a和402b之间提供第一隔离层403以在它们之间提供隔离。
49.在图4b中，可以在第一衬底401上提供虚设栅极404，使得其围绕或环绕有源区402a和402b以及第一隔离层403。虚设栅极404的外部可以是层间电介质材料层(ild层)405，其可以将图中的堆叠半导体器件与其他此类器件隔离。虚设栅极404可以通过光刻和蚀刻操作形成，并且可以包括非晶硅、非晶碳、类金刚石碳、电介质金属氧化物和/或硅氮化物，但不限于此。ild层405可以通过化学气相沉积(cvd)或物理气相沉积(pvd)形成(不限于此)以包括块状氧化物材料(例如，具有低k电介质的二氧化硅)。
50.参照图4c，可以将虚设栅极404的上部去除至大约第一隔离层403的中间的垂直水平以产生空隙并暴露有源区402a。此时，如果有源区402b包括纳米片，则也可以去除有源区402a内的任何牺牲层，仅保留有源纳米片(未示出)。这些去除可以通过例如干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或化学氧化物去除(cor)工艺。如图4c的底部所示，可选的第二隔离层407可以沉积在剩余的虚设栅极404上。这可以在不希望有源区402a和402b具有公共
栅极连接的情况下进行(在随后的附图中，该特征为了简化而被省略，但可以在不修改所公开构思的范围的情况下存在)。在图4c的顶部和底部，空隙可以衬有第一高k电介质层406。更具体地，第一高k电介质层406可以接触ild层405的侧面、剩余的虚设栅极404或第二隔离层407的顶部、第一隔离层403的部分，并环绕有源区402a(包括任何子沟道区)。可以提供高k电介质层以允许增加的栅极电容而没有在稍后将形成的栅极结构处的相关联的电流泄漏，并且可以包括先前列出的材料。
51.参照图4d，留在图4c中的剩余空隙可以用第一功函数金属层408填充，环绕有源区402a(包括子沟道)，对于有源区402a形成第一栅极区，诸如图1的栅极区109或110。这可以通过用选定的功函数金属层直接填充来完成，或者可以使用替换栅极工艺来完成。例如，可以首先在需要第一wfm层408的地方形成多晶硅结构(未示出)，以允许第一高k电介质层406的退火，然后可以例如通过干蚀刻、湿蚀刻、rie和/或cor工艺去除，并由所需的第一功函数金属层408替换。
52.第一功函数金属层408成分的选择取决于有源区402a的极性，并且在上面进行了讨论。可以进行进一步的处理以在第一功函数金属层408的水平上方沉积附加的ild层405，并且可以提供接触和金属结构409以允许到第一功函数金属层408的电和信号接触。附加衬底(未单独示出)可以接合在接触和金属结构409上方(或者这样的附加衬底可以包括金属层和/或接触并且直接结合在第一功函数金属层408的水平处)。该附加衬底可以为进一步处理提供结构和物理完整性。
53.替代地，在图4c和图4d，可以为有源区402a产生诸如图3的扩散中断312a-b的扩散中断，代替诸如图1的栅极区109或110的栅极。为此，可以在图4c中跳过第一高k电介质层406的沉积，暴露的有源区402a可以被氧化或蚀刻掉，并且第一wfm层408在图4c的空隙中的沉积可以由电介质材料的沉积代替。这将为有源区402a产生扩散中断。
54.在图4e，可以翻转晶片。衬底在此可以被称为晶片。在翻转晶片之前，面向第一衬底401的第二衬底可以被接合到图4d的所得结构。例如，第二衬底可以与接触和金属结构409的上表面接触。也就是，接触和金属结构409现在在底部，而第一衬底401在顶部。此时，可以去除第一衬底401以在顶部暴露虚设栅极404的剩余部分，以及有源区402b的牺牲层402b1和ild层405。
55.在图4f，使用与图4c的工艺类似的工艺去除剩余的虚设栅极404，形成空隙。此外，如果有源区402b包括纳米片，则可以去除牺牲层，留下有源纳米片层。特别注意，厚的牺牲层402b1也已经被去除，提供ild层405的顶部和有源区402b的顶部之间的高度偏移，其中有源区402b的顶部低于ild层405的顶部。
56.在图4g，形成第二高k电介质层410，其衬在图4f的空隙中—具体地，衬在ild层405的侧面，围绕有源区402b(包括子沟道)，接触第一隔离层403和第一高k电介质层406或第二隔离层407。第二高k电介质层410的成分和形成过程与第一高k电介质层406的成分和形成过程基本相似，在此不再重复。
57.在图4h，第二功函数金属层411被沉积到剩余的空隙中，环绕有源区402b(包括子沟道)以产生第二栅极区，诸如栅极区109或110中的另一个。该过程与图4d中提供的过程类似，在此不再重复。与图4c一样，第二功函数金属层411成分的选择取决于有源区402b的极性，并且在别处讨论。
58.替代地，在图4f，代替前进到图4g和4h以如上面所讨论的来制备诸如栅极区109或110的栅极，可以替代地制备来自图3的扩散中断312a或312b。为此，在图4f，暴露的有源区402b可以被氧化或被蚀刻掉，可以跳过第二高k电介质层410的沉积，并且可以用电介质材料而不是第二wfm层411填充空隙。这将为有源区402b产生扩散中断。
59.在图4i，为第二栅极区的第二功函数金属层411提供附加ild层405和金属层以及接触和金属结构412。该过程与图4d中提供的过程类似，在此不再重复。
60.图5a-5e提供了用于制造可包括不同功函数金属层成分的堆叠栅极(诸如图1的堆叠栅极区109和110)的替代示例方法。提出替代方案以允许垂直地堆叠栅极/扩散中断结构，诸如图3的扩散中断312a/栅极区110和扩散中断312b/栅极区109。
61.图5a-5e被绘制使得它们向下看晶体管沟道的长度；也就是，电流通过所示的晶体管部件流入或流出页面。
62.图5a和图5b与图4a和图4b有相似之处。因此不再重复对类似部件和过程的描述。
63.在图5c中，虚设栅极404连同有源区402a和402b内的任何牺牲层(诸如牺牲层402b1)一起被整体去除，产生空隙。第一高k电介质层501可以沉积在空隙的侧面上。例如，第一高k电介质层501可以覆盖有源区402a-402b(包括任何子沟道)和第一隔离层403、以及ild层405的侧面和第一衬底401的顶表面。第一高k电介质层501可以包括类似于第一高k电介质层406的材料，并且可以以类似的方式沉积。
64.在图5d中，第一wfm层502在图5c中产生的空隙的底部中沉积到直到大约第一隔离层403的中间的水平，并且围绕有源区402b(包括任何子沟道)。这可以通过用选定的功函数金属层成分直接填充来完成，或者可以使用替换栅极工艺来完成。例如，可以首先在需要第一wfm层502的地方形成多晶硅结构(未示出)，以允许对第一高k电介质层501的退火，然后可以例如通过干蚀刻、湿蚀刻、rie和/或cor工艺去除，并用所需的第一wfm层502代替。因此，形成用于包括有源区402b的下晶体管的第一栅极。
65.另外，可选的第二隔离层503可以沉积在第一wfm层502上方。第二隔离层503可以包括与第一隔离层403类似的材料或不同的材料。当需要用于堆叠的有源区402a和402b的公共栅极时可以不包括第二隔离层503，或当有源区402a和402b的栅极应被隔离时可以包括第二隔离层503。
66.替代地，如果希望为有源区402b形成扩散中断，诸如扩散中断312a-312b，而不是栅极，则在图5c和图5d中，可以省略第一高k电介质层501和第一wfm层502的沉积，改为沉积电介质材料直到第一隔离层403的水平。
67.在图5e中，第二wfm层504沉积在第二隔离层503(或第一wfm层502)上方，并填充空隙的剩余部分，环绕有源区402a(包括任何子沟道)。如上所述，并且类似于第一wfm层502，这可以通过直接填充或替换栅极技术进行。因此，形成用于包括有源区402a的上晶体管的栅极。
68.替代地，如果希望为有源区402a形成扩散中断，诸如扩散中断312a-b，而不是栅极，则在图5e中，可以省略第二wfm层504的沉积，改为蚀刻或氧化有源区402a，并沉积电介质以填充剩余的空隙。
69.与图4a-4i一样，在图5a-5e中，用于第一wfm层502和第二wfm层504的功函数金属的选择分别基于有源区402b和402a的极性。
70.图6a-6c提供了用于产生类似于图2的混合栅极/电中断209或210的混合栅极/电中断的过程。回想一下，混合栅极/电中断209和210包括具有由单一极性的功函数金属层组成的单一栅极的两个堆叠晶体管(具有相反极性)。
71.图6a和图6b与图4a和图4b以及图5a和图5b基本相同，并且下面的图6c和图6d的过程可以与任一过程一起使用。因此不再重复对类似部件和过程的描述。回想一下，有源区402a和402b可以具有相反的极性。然而，当形成混合栅极/电中断时，代替前进到图4c-4i或图5c-5e的动作和结构，可以进行到图6c和图6d的过程和结构。
72.在图6c中，虚设栅极404连同有源区402a和402b内的任何牺牲层(诸如牺牲层402b1)一起被整体去除，产生空隙。第一高k电介质层601可以沉积在空隙的侧面上。例如，第一高k电介质层601可以覆盖有源区402a和402b(包括任何子沟道)和第一隔离层403、以及ild层405的侧面和第一衬底401的顶表面。第一高k电介质层601可以包括类似于第一高k电介质层406的材料，并且可以以类似的方式沉积。
73.在图6d中，功函数金属层602被沉积到图6c中产生的空隙中并且可以填充该空隙，环绕有源区402a和402b(包括任何子沟道)从而产生混合栅极/电中断，诸如图2的混合栅极/电中断209或210。这可以通过用选定的功函数金属层成分直接填充来完成，或者可以使用替换栅极工艺来完成。例如，可以首先在需要wfm层602的地方形成多晶硅结构(未示出)，以允许第一高k电介质层601的退火，然后可以例如通过干蚀刻、湿蚀刻、rie和/或cor工艺去除，并由所需的wfm层602替换。
74.功函数金属层602成分的选择基于希望为有源区402a和402b中的哪一个提供栅极，或相反地，提供电中断，以及它们的极性。如上所述，如果希望为nfet提供栅极并为pfet提供电中断，则可以使用n-wfm层。然而，如果希望为pfet提供栅极并为nfet提供电中断，则可以使用p-wfm层。
75.图7提供了根据一些实施方式的用于在堆叠晶体管器件中提供层级选择性电和扩散中断的替代方法的流程图。在过程701，提供包括第一晶体管层级的第一晶片，该第一晶体管层级包括多个晶体管。在过程702，提供包括第二晶体管层级的第二晶片，该第二晶体管层级包括多个晶体管。在过程703，为第一晶片中的第一层级的晶体管提供栅极。在过程704，蚀刻第二晶片的第二晶体管层级以形成沟槽。在一些实施方式中，该沟槽至少穿过第二晶片的第二层级中的晶体管的沟道。在过程705，用电介质材料填充过程704中形成的沟槽。在过程706，两个晶片被接合使得第一晶片的栅极与第二晶片的被填充的沟槽垂直对准。
76.图8提供了根据一些实施方式的用于在堆叠晶体管器件上提供层级选择性电中断的示例方法的流程图。在过程801，提供具有垂直对准的平行沟道区的两个晶体管器件堆叠。在过程802，通过向n型沟道提供包括p-wfm层成分的“伪栅极”来提供用于n型沟道的电阻挡。在过程803，通过向p型沟道区提供包括n-wfm层成分的“伪栅极”来为p型沟道区提供电中断。
77.转向图9，示出了形成层级选择性电和扩散中断的示例方法的流程图，诸如图4a-4i中描述的过程。在过程901，与图4a的有源区402a类似的第一有源区、与图4a的隔离层403类似的隔离层、与图4a的有源区402b类似的第二有源区在衬底上沉积为垂直堆叠。与图4a至4i的有源区402a和402b一样，在一些实施方式中，这里的第一和第二有源区可以包括子
沟道和牺牲层。
78.在过程902，虚设栅极沉积在第一和第二有源区和隔离层周围，该虚设栅极类似于图4b的虚设栅极404，并经由以上讨论的机制和材料形成。
79.在过程903，虚设栅极可以被部分地蚀刻，直到大约隔离层的中间的垂直水平，暴露第二有源区，如图4c中示出和讨论的，并形成第一空隙。在可选过程903-1，暴露的第二有源区可以被氧化或被去除。如果希望在第二有源区的层级处产生电和扩散中断，则可以这样做。在可选过程903-2，第一空隙可以衬有高k电介质层，诸如图4c的第一高k电介质层406，其形成和成分在上面被更充分地讨论。例如，如果希望为第二有源区产生栅极，则可以进行该过程903-2。在过程904，可以用第一材料填充第一空隙。如果希望在第二有源区的层级处产生电和扩散中断，则该第一材料可以是电介质。如果期望在第二有源区的层级处产生栅极，则第一材料可以是功函数金属层成分，诸如图4d的第一功函数金属层408。这些填充物的形成在上面被更充分地讨论。在可选过程904-1，晶片或第二衬底可以接合到与第一衬底相反的器件表面(即，此时的顶部)，如以上关于图4d所讨论的。例如，可以通过过程904将第二衬底接合到相对于所得结构与第一衬底相反的一侧。
80.在过程905，晶片可以被翻转，并且第一衬底可以被去除，如以上关于图4e所讨论的。
81.在过程906，可以从另一侧(也就是，现在从顶部去除，已经翻转)去除虚设栅极的剩余部分，以暴露第一有源区并产生第二空隙，如以上关于图4f进一步讨论的。在可选过程906-1，暴露的第一有源区可以被氧化或去除。如果希望在第一有源区的层级处产生电和扩散中断，则可以这样做。在可选过程906-2，第二空隙可以衬有高k电介质层，诸如以上关于图4g的类似的第二高k电介质层410所讨论的。例如，如果希望为第一有源区产生栅极，则可以这样做。在过程907，可以用第二材料填充第二空隙。如果希望在第一有源区的层级处产生电和扩散中断，则该第二材料可以是电介质。如果希望在第二有源区的层级处产生栅极，则该第二材料可以是功函数金属层成分，诸如图4h的第二功函数金属层411。对这种填充的讨论在上面关于图4h被更充分地讨论。
82.参照图10，根据一示例实施方式的半导体封装2000可以包括安装在衬底2100上的处理器2200和半导体器件2300。处理器2200和/或半导体器件2300可以包括以上示例实施方式中描述的堆叠半导体器件架构中的一个或更多个。
83.图11示出了根据一示例实施方式的电子系统的示意框图。
84.参照图11，根据一实施方式的电子系统3000可以包括使用总线3400执行数据通信的微处理器3100、存储器3200和用户接口3300。微处理器3100可以包括中央处理单元(cpu)或应用处理器(ap)。电子系统3000还可以包括与微处理器3100直接通信的随机存取存储器(ram)3500。微处理器3100和/或ram 3500可以在单个模块或封装中实现。用户接口3300可以用于向电子系统3000输入数据，或从电子系统3000输出数据。例如，用户接口3300可以包括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(lcd)、微型发光器件(led)、有机发光二极管(oled)器件、有源矩阵发光二极管(amoled)器件、打印机、照明装置或各种其他输入/输出装置而不受限制。存储器3200可以存储微处理器3100的操作代码、由微处理器3100处理的数据或从外部设备接收的数据。存储器3200可以包括存储器控制器、硬盘或固态驱动器(ssd)。
85.电子系统3000中的至少微处理器3100、存储器3200和/或ram 3500可以包括如以上示例实施方式中描述的堆叠半导体器件架构。
86.应理解，这里描述的示例实施方式应仅在描述性的意义上被考虑，而不是出于限制的目的。每个示例实施方式内的特征或方面的描述通常应被认为可用于其他实施方式中的其他类似特征或方面。
87.虽然已经参照附图描述了示例实施方式，但是本领域的普通技术人员将理解，在不脱离由所附权利要求限定的精神和范围的情况下，可以在此进行在形式和细节上的各种改变。在此阐述的一些示例实施方式包括但不限于以下方案：
88.一种半导体器件，包括至少两层晶体管，其中第一层包括2个或更多个nfet晶体管器件并且第二层包括2个或更多个pfet晶体管器件；其中电或扩散中断位于第一层或第二层之一的两个或更多个晶体管器件之间，并且与电或扩散中断垂直对准的栅极位于第一层或第二层的另一个的两个或更多个源极-漏极(sd)区之间。
89.两个相邻的pfet晶体管被它们之间的电中断分开，该电中断包括混合栅极/电中断，该混合栅极/电中断包括n-功函数金属(nwfm)层，该混合栅极/电中断还用作两个nfet sd区之间的栅极。
90.两个相邻的nfet晶体管被它们之间的电中断分开，该电中断包括混合栅极/电中断，该混合栅极/电中断包括p-功函数金属(pwfm)层，该混合栅极/电中断还用作两个pfet sd区之间的栅极。
91.所述两层或更多层中的一层中的两个相邻的晶体管器件被设置在其间的电介质隔离，并且所述至少两层中的另一层中与电介质垂直相邻的栅极区包括功函数金属层。
92.nwfm层包括以下中的一个或更多个：tial、tialc、zral、wal、taal、hfal、la、sr、ba、lu、y和多晶硅。
93.nwfm层包括以下中的一个或更多个：la、sr、ba、lu或y、被至少部分地氧化的la、sr、ba、lu或y，并且所述被至少部分地氧化的la、sr、ba、lu或y用作偶极子建造层。
94.pwfm层包括以下中的一个或更多个：ni、pd、pt、be、ir、te、re、ru、rh、w、mo、wn、run、mon、tin、tan、wc、tac、tic、tialn、taaln、al、ta、zr、ti、hf、sc和多晶硅。
95.pwfm层包括以下中的一个或更多个：al、ta、zr、hf、sc或ti、被至少部分地氧化的al、ta、zr、hf、sc或ti，并且所述被至少部分地氧化的al、ta、zr、hf、sc或ti用作偶极子建造层。
96.一种制造半导体器件的方法，包括：提供具有伪栅极的沟道，该伪栅极包括功函数金属(wfm)层，
97.其中沟道和wfm层具有相反的极性。
98.沟道是p型并且wfm层是nwfm层。
99.nwfm层包括以下中的一个或更多个：tial、tialc、zral、wal、taal、hfal、la、sr、ba、lu、y和多晶硅。
100.nwfm层包括以下中的一个或更多个：la、sr、ba、lu或y、被至少部分地氧化的la、sr、ba、lu或y，所述被至少部分地氧化的la、sr、ba、lu或y用作偶极子建造层。
101.沟道是n型并且wfm层是pwfm层。
102.pwfm层包括以下中的一个或更多个：ni、pd、pt、be、ir、te、re、ru、rh、w、mo、wn、
run、mon、tin、tan、wc、tac、tic、tialn、taaln、al、ta、zr、ti、hf、sc和多晶硅。
103.pwfm层包括以下中的一个或更多个：al、ta、zr、hf、sc或ti、被至少部分地氧化的al、ta、zr、hf、sc或ti，并且所述被至少部分地氧化的al、ta、zr、hf、sc或ti用作偶极子建造层。
104.一种制造半导体器件的方法，该方法包括：
105.在第一衬底上垂直沉积第一有源区、隔离层和第二有源区，
106.在第一有源区和第二有源区以及隔离层周围沉积虚设栅极，
107.将虚设栅极的一部分去从第一侧去除至隔离层的垂直水平以产生第一空隙，
108.在第一空隙中沉积第一物质，
109.去除虚设栅极的剩余部分以产生第二空隙，
110.将第二物质沉积到第二空隙中，
111.其中第一物质或第二物质中的一个包括电介质材料，并且第一物质或第二物质中的另一个包括功函数金属层。
112.该方法还包括在沉积第一物质或第二物质之前氧化或去除第一有源区或第二有源区中的一个。
113.该方法还包括在沉积第一物质或第二物质之前在第一有源区或第二有源区之一周围沉积高k电介质。
114.该方法还包括在去除虚设栅极的剩余部分之前，接合与第一衬底相反的第二衬底，并去除第一衬底。
115.本技术要求2021年1月18日提交的美国临时申请第63/138,594号、2021年4月14日提交的美国临时申请第63/174,830号以及2021年5月19日提交的美国非临时申请第17/325,083号的优先权和权益，其每个申请的全部内容通过引用在此合并。