使用湿法蚀刻和干法蚀刻制造半导体器件的方法以及半导体器件与流程

1.概括地说，本公开内容涉及用于制造半导体器件的方法以及半导体器件，其中在制造半导体器件时使用湿法蚀刻和干法蚀刻。


背景技术：

2.半导体器件(特别是功率半导体器件)可以包括需要能够承载大电流和/或承受高电压的电互连。例如，这种需求影响功率半导体管芯的负载电极和衬底(如，引线框架、直接铜键合(direct copper bond，dcb)、直接铝键合(direct aluminum bond，dab)、活性金属钎焊(active metal brazing，amb)等)之间的互连。一种可能的互连技术包括：使用专用的烧结金属层将半导体管芯烧结到衬底上。可以例如基于材料的高导电性和导热性、低处理温度、高可靠性、低成本等等，来选择用于烧结金属层的具体材料。制造这种包括烧结金属层的互连可以包括：在烧结金属层下面的半导体衬底上沉积不同金属的叠层。该叠层的金属层可以例如被配置为扩散阻挡层、互粘附层(inter-adhesion layer)等等。此外，可能需要对金属叠层进行图案化以便限定芯片上的金属化区域。为了节省成本，这种图案化工艺不应该太耗时，但它也应当产生平滑的侧壁轮廓并避免图案化金属叠层中的底切(undercut)，否则可能由于其捕获湿气的可能性而引起可靠性风险。用于制造半导体器件的改进方法以及改进的半导体器件可以帮助解决这些和其它问题。
3.本发明所基于的问题通过独立权利要求的特征来解决。在从属权利要求中描述了进一步的有利示例。


技术实现要素：

4.各个方面涉及一种用于制造半导体器件的方法，该方法包括：在半导体衬底上沉积tiw层，在tiw层上沉积ti层，在ti层上沉积ni合金层，在ni合金层上沉积ag层，用光致抗蚀剂至少部分地覆盖ag层，对ag层和ni合金层进行湿法蚀刻，以及对ti层和tiw层进行干法蚀刻。
5.各个方面涉及一种半导体器件，该半导体器件包括：半导体衬底、布置在半导体衬底上的tiw层、布置在tiw层上的ti层、布置在ti层上的ni合金层、以及布置在ni合金层上的ag层，其中ag层和ni合金层包括通过至少一种湿法蚀刻工艺制造的侧面，并且其中，ti层和tiw层包括通过干法蚀刻工艺制造的侧面。
附图说明
6.附图示出了示例，并且附图与说明书一起用于解释本公开内容的原理。本公开内容的其它示例和许多预期优点将容易理解，因为通过参考以下的详细描述它们将变得更好理解。附图中的元件不一定相对于彼此成比例。相同的附图标记表示对应的相似部件。
7.图1示出了包括金属叠层的半导体器件的截面图，其中金属层的第一层通过湿法
蚀刻进行图案化，而金属层的第二层通过干法蚀刻进行图案化。
8.图2示出了另一种半导体器件的截面图，其中金属叠层的上金属层相对于金属叠层的下金属层凹陷。
9.图3示出了另一种半导体器件的截面图，其中金属叠层的第一金属层的侧壁被布置为相对于半导体衬底的第一主侧(main side)成小于90
°
的角度，并且其中，金属叠层的第二金属层的侧壁垂直于第一主侧。
10.图4a至图4f示出了根据用于制造半导体器件的示例性方法在不同制造阶段的半导体器件。
11.图5是用于制造半导体器件的示例性方法的流程图。
具体实施方式
12.在以下的详细描述中，参考所描述一个或多个附图的取向，使用诸如“顶部”、“底部”、“左侧”、“右侧”、“上部”、“下部”等等之类的方向术语。由于本公开内容的部件可以以多种不同的取向进行定位，因此方向术语仅用于说明目的。
13.此外，虽然仅参照若干实施方式中的一个实施方式来公开示例的特定特征或方面，但是当任何给定或特定应用需要和对任何给定或特定应用有利时，可以将这种特征或方面与其它实施方式的一个或多个其它特征或方面进行组合，除非另外特别说明或者除非在技术上受到限制。此外，术语“示例性”仅意味着作为示例，而不是最佳的或最优的。
14.半导体器件的示例可以包括各种类型的半导体芯片或并入在半导体芯片中的电路，其中包括ac/dc或dc/dc转换器电路、功率mos晶体管、功率肖特基二极管、jfet(结栅极场效应晶体管)、功率双极晶体管、逻辑集成电路、模拟集成电路、功率集成电路、集成有无源器件的芯片等等。
15.一个或多个半导体芯片可以由特定的半导体材料(例如，si、sic、sige、gaas、gan)制造，也可以由任何其它半导体材料制造，并且此外，一个或多个半导体芯片可以包含一种或多种非半导体的无机和有机材料，例如，举例而言，绝缘体、塑料或金属。
16.半导体芯片可以具有触点焊盘(或电极)，其允许与半导体芯片中包括的集成电路进行电接触。这些电极可以全部布置在半导体芯片的仅一个主面上，或者布置在半导体芯片的两个主面上。它们可以包括施加到半导体芯片的半导体材料的一个或多个电极金属层。可以将电极金属层制造为具有任何期望的几何形状和任何期望的材料成分。
17.符号xy是指x的合金，其包括至少y作为另一种成分。具体而言，它可以指x的合金，其包括作为唯一残余成分的y(即，封闭式构成)。也就是说，在第二种情况下，符号xy意味着合金xy的成分由x(x的重量百分比)和y(y的重量百分比)组成，其余部分只是不可避免的元素。符号xyz
…
具有类似的含义，即“开放式构成”或“封闭式构成”，其中x、y、z
…
构成合金的唯一组分(不可避免的元素除外)。
18.图1示出了示例性半导体器件100，其包括半导体衬底110、tiw层120、ti层130、ni合金层140和ag层150。
19.ni合金层140可以包括镍和另一种合适元素的合金。niv、nisi和nin是合适合金的示例，但预期其它镍合金也可能是合适的。为简单起见，将从此处继续描述采用niv层的实施例。
20.将tiw层120布置在半导体衬底110上，例如，布置在第一主侧111上。将ti层130布置在tiw层120上，特别是直接布置在tiw层120上。将niv层140布置在ti层130上，特别是直接布置在ti层130上。将ag层150布置在niv层140上，特别是直接布置在niv层140上。
21.tiw层120、ti层130、niv层140和ag层150包括相应的侧面122、132、142、152，可以以相对于半导体衬底的第一主侧111成特定角度来布置这些侧面。例如，侧面122、132、142、152中的一个或多个可以布置成基本上垂直于第一主侧111。
22.通过湿法蚀刻工艺来制造ag层150的侧面152和niv层140的侧面142。换言之，侧面152、142包括通过湿法蚀刻工艺制造的表面结构和/或微结构。通过干法蚀刻工艺来制造ti层130的侧面132和tiw层120的侧面122。换言之，侧面132、122包括通过干法蚀刻工艺制造的表面结构和/或微结构。
23.半导体衬底110可以例如包括半导体晶圆、半导体面板或单个化的半导体管芯。半导体衬底110可以具有垂直于第一主侧111测量的任何合适的厚度。
24.根据一个示例，半导体器件100包括布置在半导体衬底110和tiw层120之间的电介质层。电介质层可以例如包括聚合物(例如，酰亚胺)或者由聚合物(例如，酰亚胺)组成。可以至少部分地直接在电介质层上布置tiw层120。
25.tiw层120可以包括ti和w，或者它可以完全由ti和w组成(除了不可避免的污染物)。tiw层120可以包括任何合适的ti与w的比率。同样地，除了不可避免的污染物之外，ti层130可以包括ti或者由ti组成。niv层140可以包括任何合适比率的ni和v或者由任何合适比率的ni和v组成，并且它可以包括不可避免的污染物。ag层150可以包括ag或者由ag组成，并且它也可以包括不可避免的污染物。
26.层120、130、140和150可以具有垂直于第一主侧111测量的任何合适的厚度。根据一个示例，tiw层120具有在100nm至300nm范围内的厚度(例如，约150nm)。ti层130可以例如具有在5nm至150nm范围内的厚度(例如，约100nm)。niv层140可以例如具有在100nm至500nm范围内的厚度(例如，约300nm)。ag层150可以例如具有在200nm至800nm范围内的厚度(例如，约450nm)。
27.ag层150可以被配置为烧结层，这意味着半导体器件100可以通过将ag层150烧结到衬底而电耦合和机械耦合到该衬底。ag层150可以基本上由沉积在niv层140上的ag膜组成。ag层150可以包括在各个ag粒子之间的空隙，其中在将半导体器件100烧结到衬底期间，这些空隙收缩。
28.根据一个示例，所有相应的侧面122、132、142、152基本上是共面的(即，图1左侧的所有侧面122、132、142、152基本上是共面的，并且图1右侧的所有侧面122、132、142、152基本上是共面的)。根据另一个示例，侧面122、132、142、152中的一个或多个不与其它面共面。例如，tiw层120和ti层130的侧面122、132可以彼此共面或几乎共面，但不与niv层140和ag层150的侧面142、152共面。
29.金属层120、130、140和150可以是叠层160的一部分。叠层160可以具有中心线161，将中心线161布置为垂直于第一主侧111，并且也基本上布置在在层120、130、140、150中的每一层的中间、或者至少在层120、130、140、150的大部分的中间。
30.根据一个示例，侧面122、132、142、152中的一个或多个相对于其他侧面朝向中心线161凹陷。特别地，侧面122、132、142、152中的上一个(如从ag层150上方看)可以相对于侧
面122、132、142、152中的下一个凹陷。例如，niv层140的侧面142可以相对于ti层130的侧面132朝向中心线161凹陷。
31.根据一个示例，叠层160在层120、130、140和150之间没有任何底切。换言之，层120、130、140、150中的较低一层的侧面没有相对于层120、130、140、150中的上面一层的相应侧面朝向中心线161凹陷。这意味着，tiw层120从中心线161至少具有与ti层130相同的横向延伸(垂直于中心线161测量)；ti层130从中心线161至少具有与niv层140相同的横向延伸；niv层140从中心线161至少具有与ag层150相同的横向延伸。
32.如上所述，通过干法蚀刻对tiw层120和ti层130进行图案化，而通过湿法蚀刻对niv层140和ag层150进行图案化。这种两步蚀刻方案的一个优点可以是：不同的金属材料可能表现出不同的蚀刻速率，这可能很难或不可能仅在采用一种单一蚀刻工艺的情况下获得光滑的侧面轮廓(特别是没有任何底切的侧面轮廓)。然而，通过使用湿法蚀刻工艺对上层(niv层140和ag层150)进行图案化，并使用随后的干法蚀刻工艺对下层(tiw层120和ti层130)进行图案化，可以获得无任何底切的最优侧面轮廓。
33.图2示出了可以与半导体器件100相似或相同的半导体器件200。在半导体器件200中，niv层140和ag层150相对于tiw层120和ti层130朝向中心线161凹陷。一边的niv层140和ag层150与另一边的tiw层120和ti层130之间的这种偏移例如可能是由于以下事实引起的：使用了两种不同的蚀刻工艺来对层140、150和120、130进行图形化。如上所述，例如可以用湿法蚀刻工艺对niv层140和ag层150进行图案化，并且可以用干法蚀刻工艺对tiw层120和ti层130进行图案化。
34.根据一个示例，一边的niv层140和ag层150与另一边的tiw层120和ti层130之间的偏移具有1μm或更大、或者2μm或更大、或者3μm或更大、或者4μm或更大、或者5μm或更大的长度l。
35.根据一个示例，半导体器件200包括tiw层120和ti层之间的进一步偏移和/或niv层140和ag层150之间的进一步偏移。与图2中所示的ti层130和niv层140之间的偏移的长度l相比，这些进一步的偏移可以具有较短的长度。例如，这些进一步的偏移可以具有1μm或更小、或者500nm或更小、或者100nm或更小的长度。
36.根据一个示例，ti层130的上侧133的暴露部分可以具有基本上通过湿法蚀刻工艺制造的微结构。上侧133的暴露部分是上侧133的未被niv层140覆盖的部分。可以在对niv层140和ag层150进行湿法蚀刻的同时，形成上侧133的暴露部分的微结构。
37.图3示出了可以与半导体器件100和200相似或相同的半导体器件300。在半导体器件300中，以相对于第一主侧111成角度α1来布置niv层140的侧面142，其中角度α1小于90
°
。此外，以相对于第一主侧111成角度α2来布置ag层150的侧面152，其中角度α2也小于90
°
。另一方面，可以相对于第一主侧111垂直或基本垂直地布置tiw层120和ti层130的侧面122、132。
38.niv层140和ag层150的侧面142、152倾斜而tiw层120和ti层130的侧面122、132垂直，这可能是由于使用不同的蚀刻工艺来对层140、150和120、130进行图案化。湿法蚀刻工艺是可以产生倾斜侧面的各向同性图案化工艺，而干法蚀刻工艺是可以产生垂直或几乎垂直的侧面的各向异性图案化工艺。
39.角度α1和α2不需要一定相同。然而，它们也可能相同或几乎相同。取决于所使用的
特定蚀刻参数，角度α1和α2可以具有任何值，例如80
°
或更小、或者70
°
或更小、或者60
°
或更小、或者50
°
或更小。
40.根据一个示例，在侧面142和152之间存在偏移，例如不超过5μm或不超过1μm，或不超过500nm的较小偏移。然而，侧面142和152基本上共面也是可能的。此外，侧面142、152不需要一定是平面的，并且可以例如具有弯曲的形状。
41.图4a至图4f示出了根据用于制造半导体器件的示例性方法在不同制造阶段的半导体器件300。可以使用类似的方法来制造半导体器件100和200。
42.如图4a中所示，提供半导体衬底110。这可以包括：将半导体衬底110布置在临时载体(例如，带状物(tape))上。根据一个示例，可以在第一主侧111上沉积像酰亚胺层(图4a中没有示出)的电介质层。可以对电介质层进行图案化，以便提供与例如半导体衬底110的晶体管结构的电接触。根据一个示例，第一主侧111是半导体衬底110的背面，并且根据另一个示例，它是半导体衬底110的正面。
43.如图4b中所示，在半导体衬底110的第一主侧111上沉积叠层160。叠层160的各个层120、130、140和150可以例如是利用多个单独的后续工艺进行沉积的。
44.可以例如使用溅射工艺、电镀工艺、气相沉积工艺或任何其它合适的沉积技术来沉积层120、130和140中的一个或多个。可以例如使用喷涂工艺、冷等离子体辅助沉积工艺或任何其它合适的沉积技术来沉积ag层150。
45.可以沉积叠层160以使得它完全覆盖半导体衬底110的第一主侧111，或者可以沉积叠层160以使得它仅部分地覆盖第一主侧111(例如，通过使用适当的掩模)。
46.如图4c中所示，在ag层150上沉积光致抗蚀剂层410。可以施加光致抗蚀剂层410以使得它完全覆盖ag层150。可以使用任何合适类型的光致抗蚀剂，例如，ix335。
47.如图4d中所示，可以使用任何合适的光刻技术对光致抗蚀剂层410进行图案化。
48.如图4e中所示，使用湿法蚀刻工艺来蚀刻ag层150和niv层140。可以选择湿法蚀刻化学物420，使得ag层150和niv层140可容易地被蚀刻，而ti层130和tiw层120不容易被蚀刻。根据一个示例，湿法蚀刻化学物420包括其中包含磷酸、乙酸和硝酸的溶液。一种示例性湿法蚀刻溶液包含47.5％的磷酸、1.5％的硝酸、35％的乙酸和16％的水。
49.湿法蚀刻工艺可以基本上是各向同性图案化工艺。因此，ag层150和/或niv层140可以在光致抗蚀剂层410下方形成底切。
50.如图4f中所示，使用干法蚀刻工艺来蚀刻ti层130和tiw层120。可以例如用包含氯和氟(例如，cl2和sf6)的蚀刻气体430来进行干法蚀刻。干法蚀刻工艺可以例如包括反应离子蚀刻或任何其它合适的技术。特别地，可以朝向第一主侧111加速蚀刻气体430的粒子，从而各向异性地蚀刻ti层130和tiw层120。根据一个示例，由于ag层150和niv层140被光致抗蚀剂层410覆盖，因此不对这些层执行干法蚀刻。
51.同一光致抗蚀剂层410既可以用于图4e中所示的湿法蚀刻工艺又可以用于图4f中所示的干法蚀刻工艺。然而，也可以在湿法蚀刻工艺之后去除光致抗蚀剂410，并且在干法蚀刻工艺之前，在进一步的光刻工艺中施加新的光致抗蚀剂410。
52.根据一个示例，在湿法蚀刻工艺后的12小时或更少的时间内、或者在6小时或更少的时间内、或者在1小时或更少的时间内，执行干法蚀刻工艺。
53.根据一个示例，一旦到达tiw层120下方的电介质层，就停止干法蚀刻工艺。这可以
例如通过在蚀刻室的废气中光谱检查电介质层的粒子(例如，在电介质层是酰亚胺层的情况下，该粒子为酰亚胺)，或者光谱检查半导体衬底110的粒子来确定。为此目的，蚀刻装置可以配备有光谱仪。一旦光谱仪检测到电介质层或半导体衬底110的粒子，就可以自动停止蚀刻工艺。
54.根据用于制造半导体器件的另一种方法，使用如参照图4e所描述的湿法蚀刻工艺来蚀刻ag层150、niv层140以及还蚀刻ti层130。仅使用如参照图4f所描述的干法蚀刻工艺来蚀刻tiw层120。在这种情况下，可能需要严格控制蚀刻时间，以便获得令人满意的蚀刻结果。
55.根据用于制造半导体器件的又一种方法，如参照图4b所描述的，在半导体衬底110上沉积tiw层120和ti层130。因此，在ti层130上沉积光致抗蚀剂410，执行光刻工艺，并且对tiw层120和ti层130进行干法蚀刻。可以例如通过使用氢氟酸来剥离ti层130，以保持清洁的tiw表面(避免tiw与光致抗蚀剂接触)。之后，可以沉积新的ti层130、niv层140和ag层150并通过湿法蚀刻来进行图案化。
56.图5是用于制造半导体器件的示例性方法500的流程图。方法500可以例如用于制造半导体器件100、200和300。
57.方法500包括：在501处，在半导体衬底上沉积tiw层的动作，在502处，在tiw层上沉积ti层的动作，在503处，在ti层上沉积ni合金层的动作，在504处，在ni合金层上沉积ag层的动作，在505处，用光致抗蚀剂至少部分地覆盖ag层的动作，在506处，对ag层和ni合金层进行湿法蚀刻的动作，以及在507处，对ti层和tiw层进行干法蚀刻的动作。
58.可以例如使用包含磷酸、乙酸和硝酸的溶液来进行506处的湿法蚀刻。可以例如使用包括氯和氟的蚀刻气体来完成507处的干法蚀刻。
59.在下文中，使用特定示例进一步描述半导体器件和用于制造半导体器件的方法。
60.示例1是一种用于制造半导体器件的方法，该方法包括：在半导体衬底上沉积tiw层，在所述tiw层上沉积ti层，在所述ti层上沉积ni合金层，在所述ni合金层上沉积ag层，用光致抗蚀剂至少部分地覆盖所述ag层，对所述ag层和所述ni合金层进行湿法蚀刻，以及对所述ti层和所述tiw层进行干法蚀刻。
61.示例2是根据示例1所述的方法，其中，使用包含磷酸、乙酸和硝酸的溶液来进行所述湿法蚀刻。
62.示例3是根据示例1或2所述的方法，其中，使用包含氯和氟的气体来进行所述干法蚀刻。
63.示例4是根据前述示例之一所述的方法，其中，所述ag层、所述ni合金层、所述ti层和所述tiw层形成叠层，并且其中，从所述ag层上方看，在所述干法蚀刻之后，所述叠层的每个相应下层比所述叠层的相应上层具有更大的横向延伸，使得所述叠层在所述叠层的不同层之间没有任何底切。
64.示例5是根据前述示例之一所述的方法，还包括：在所述干法蚀刻期间，针对所述干法蚀刻所去除的残留物来对废气进行光谱分析，以及一旦在所述废气中检测到所述半导体衬底的残留物或者布置在所述半导体衬底和所述tiw层之间的另一层的残留物，就停止所述干法蚀刻。
65.示例6是根据前述示例之一所述的方法，其中，在所述湿法蚀刻后不超过12小时
内、特别是在不超过6小时内、进一步特别是在不超过1小时内，进行所述干法蚀刻。
66.示例7是根据前述示例之一所述的方法，其中，所述光致抗蚀剂仅被施加一次，并且所述光致抗蚀剂用于所述湿法蚀刻和所述干法蚀刻两者。
67.示例8是根据示例1至6之一所述的方法，其中，在所述湿法蚀刻和所述干法蚀刻之间，去除所述光致抗蚀剂，并且然后重新施加所述光致抗蚀剂。
68.示例9是根据前述示例之一所述的方法，还包括：在所述半导体衬底和所述tiw层之间布置酰亚胺层。
69.示例10是根据前述示例之一所述的方法，其中，所述ni合金是从以下各项构成的组中选择的：niv、nisi和nin。
70.示例11是一种半导体器件，包括：半导体衬底、布置在所述半导体衬底上的tiw层、布置在所述tiw层上的ti层、布置在所述ti层上的ni合金层、以及布置在所述ni合金层上的ag层，其中，所述ag层和所述ni合金层包括通过至少一种湿法蚀刻工艺制造的侧面，并且其中，所述ti层和所述tiw层包括通过干法蚀刻工艺制造的侧面。
71.示例12是根据示例11所述的半导体器件，还包括：布置在所述半导体衬底和所述tiw层之间的酰亚胺层。
72.示例13是根据示例11或12所述的半导体器件，其中，垂直于所述半导体衬底的第一主面测量，所述tiw层具有在100nm至300nm范围内的厚度，其中，所述tiw层布置在所述第一主面上。
73.示例14是根据示例11至13之一所述的半导体器件，其中，垂直于所述半导体衬底的第一主面测量，所述ti层具有在5nm至150nm范围内的厚度，其中，所述tiw层布置在所述第一主面上。
74.示例15是根据示例11至14之一所述的半导体器件，其中，垂直于所述半导体衬底的第一主面测量，所述ni合金层具有在100nm至500nm范围内的厚度，其中，所述tiw层布置在所述第一主面上。
75.示例16是根据示例11至15之一所述的半导体器件，其中，垂直于所述半导体衬底的第一主面测量，所述ag层具有在200nm至800nm范围内的厚度，其中，所述tiw层布置在所述第一主面上。
76.示例17是一种装置，其包括用于执行示例1至10中的任何一个所述的方法的模块。
77.虽然已经参照一个或多个实施方式来说明和描述了本公开内容，但是可以在不脱离所附权利要求的精神和保护范围的情况下对所示的示例做出改变和/或修改。特别是，关于由上述部件或结构(组件、器件、电路、系统等)执行的各种功能，除非另外说明，否则用于描述这些部件的术语(包括对“模块”的引用)欲要对应于(例如，在功能上等同于)执行所描述部件的指定功能的任何部件或结构，即使在结构上不等同于在本公开内容的所示的示例性实现方式中执行该功能的所公开结构。