半导体结构及其制作方法与流程

1.本技术涉及半导体技术领域，涉及但不限于一种半导体结构及其制作方法。


背景技术：

2.半导体结构中的晶体管在电子设备中被广泛地用作开关器件或驱动装置。例如，晶体管可以用于动态随机存储器(dynamic random access memory，dram)中，用于控制每一存储单元。可以理解的是，动态随机存取存储器的基本存储单元结构由一个晶体管和一个存储电容组成，其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是l还是0。
3.然而，现有的晶体管还存在诸多问题亟待改善。


技术实现要素：

4.为解决相关技术问题中的一个或多个，本发明实施例提出了一种半导体结构及其制作方法。
5.本发明实施例提供了一种半导体结构，包括：至少一个晶体管，所述晶体管包括：沟道区，位于半导体层中；
6.栅极，至少位于所述沟道区的一侧；
7.源极区，位于所述沟道区的第一端；
8.漏极区，位于所述沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；
9.所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；
10.其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。
11.上述方案中，所述第一层区以及所述第三层区的掺杂类型均为n型掺杂；
12.所述第二层区的掺杂类型为p型掺杂。
13.上述方案中，所述第三层区的最大掺杂浓度大于所述第一层区的最大掺杂浓度；所述第一层区的最大掺杂浓度大于或等于所述第二层区的最大掺杂浓度。
14.上述方案中，所述栅极沿第二方向的投影与所述第二层区沿所述第二方向的投影不完全重叠；所述第二方向与所述第一方向垂直，且由所述栅极指向所述沟道区。
15.上述方案中，所述栅极沿第二方向的投影与所述第二层区沿所述第二方向的投影不重叠。
16.上述方案中，所述第二层区的材料与所述半导体层的材料均包括单晶硅或多晶硅。
17.上述方案中，所述第二层区的材料包括锗化硅、多晶硅或锗化硅与多晶硅的复合
材料；所述半导体层的材料包括单晶硅。
18.上述方案中，所述至少一个晶体管包括并列设置且被绝缘层间隔的第一晶体管和第二晶体管；
19.所述第一晶体管的栅极位于所述第一晶体管的两侧中远离所述绝缘层的一侧；所述第二晶体管的栅极位于所述第二晶体管的两侧中远离所述绝缘层的一侧。
20.上述方案中，所述晶体管的类型包括以下之一：
21.柱型栅极晶体管；
22.半环绕型栅极晶体管；
23.全环绕型栅极晶体管。
24.本发明实施例中还提供了一种半导体结构，包括：
25.存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的晶体管和耦合到所述晶体管的存储单元，其中，所述晶体管包括在所述第一方向上延伸的半导体主体、以及与所述半导体主体的至少一个侧面接触的栅极；
26.多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；
27.其中，所述半导体主体包括：
28.沟道区，位于半导体层中；
29.源极区，位于所述沟道区的第一端；
30.漏极区，位于所述沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；
31.所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；
32.其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。
33.上述方案中，所述第三层区以及第一层区的掺杂类型均为n型掺杂；
34.所述第二层区的掺杂类型为p型掺杂。
35.上述方案中，所述第三层区的最大掺杂浓度大于所述第一层区的最大掺杂浓度；所述第一层区的最大掺杂浓度大于或等于所述第二层区的最大掺杂浓度。
36.上述方案中，所述晶体管的所述源极区和所述漏极区中的一个耦合到相应存储器单元中的所述存储单元。
37.上述方案中，所述晶体管的所述源极区和所述漏极区中的另一个耦合到相应位线。
38.上述方案中，所述半导体结构包括：动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。
39.上述方案中，所述半导体结构包括动态随机存取存储器，所述存储单元包括存储电容；
40.所述存储电容的一端与所述晶体管的源极区的第三层区耦合；
41.所述位线与所述晶体管的漏极区的第三层区耦合。
42.本发明实施例中又提供了一种半导体结构的制作方法，
43.形成存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的晶体管和耦合到所述晶体管的存储单元；
44.形成多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；
45.所述晶体管的制作方法包括：
46.提供半导体层，所述半导体层中具有至少一个有源柱；
47.在所述有源柱的第一端形成源极区；
48.在所述有源柱的至少一侧形成栅极；
49.在所述有源柱的第二端形成漏极区；其中，所述第一端和所述第二端分别为所述有源柱在第一方向上相对的两端，所述第一方向为所述半导体层的厚度方向；所述源极区与所述漏极区之间的有源柱构成所述晶体管的沟道区；
50.所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；
51.其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。
52.上述方案中，形成所述第二层区，包括：
53.通过扩散工艺或原位掺杂工艺，形成所述第二层区。
54.上述方案中，所述第二层区的材料与所述半导体层的材料相同；
55.所述在所述有源柱的第一端形成源极区；在所述有源柱的第二端形成漏极区；包括：
56.对所述有源柱靠近所述半导体层的第一表面的第一端依次进行不同浓度的离子注入，分别形成所述源极区的第一层区、第二层区和第三层区；
57.从所述半导体层的第二表面且沿与半导体层垂直的方向，对所述半导体层进行减薄处理，以暴露出所述有源柱远离所述半导体层第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面；
58.对所述有源柱的第二端依次进行不同浓度的离子注入，分别形成所述漏极区的第一层区、第二层区和第三层区。
59.上述方案中，所述第二层区的材料与所述半导体层的材料不同；
60.所述在所述有源柱的第一端形成源极区；在所述有源柱的第二端形成漏极区；包括：
61.对所述有源柱靠近所述半导体层的第一表面的第一端进行离子注入，形成所述源极区的第一层区；
62.在所述源极区的第一层区上形成第一材料层，对所述第一材料层进行离子注入形成所述源极区的第二层区；
63.在所述源极区的第二层区上形成第二材料层，对所述第二材料层进行离子注入形
成所述源极区的第三层区；
64.从所述半导体层的第二表面且沿与半导体层垂直的方向，对所述半导体层进行减薄处理，以暴露出所述有源柱远离所述半导体层第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面；
65.对所述有源柱的第二端进行离子注入，形成所述漏极区的第一层区；
66.在所述漏极区的第一层区上形成第三材料层，对所述第三材料层进行离子注入形成所述漏极区的第二层区；
67.在所述漏极区的第二层区上形成第四材料层，对所述第四材料层进行离子注入形成所述漏极区的第三层区。
68.本发明实施例提出了一种半导体结构及其制作方法，其中，所述半导体结构，包括：至少一个晶体管，所述晶体管包括：沟道区，位于半导体层中；栅极，至少位于所述沟道区的一侧；源极区，位于所述沟道区的第一端；漏极区，位于所述沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。本发明各实施例中，通过在源极区和/或漏极区设置第一层区和第二层区，以及在源极区和漏极区均设置第三层区，且使第二层区与第一层区以及第三层区的掺杂类型不同，这样可以使得在第三层区与第一层区、第二层区之间形成电容，该电容与位线的寄生电容串联，使得晶体管的寄生电容减小；进而增大了晶体管的感测余量，提高读取安全系数的可靠性；同时，还可以使得栅极与沟道区之间反型层少子的形成速度降低，进而减小栅极的寄生电容，从而增大感测余量，提高可靠性；另外，还可以使得与漏极区或源极区连接位线处的结深减小，进而提高晶体管的响应速度。
附图说明
69.图1a为本发明实施例中提供的一种dram晶体管的电路连接示意图；
70.图1b为本发明实施例中提供的一种晶体管的结构示意图；
71.图2a为本发明实施例中提供的一种半导体结构示意图一；
72.图2b为本发明实施例中提供的一种半导体结构示意图二；
73.图2c为本发明实施例中提供的一种半导体结构示意图三；
74.图3a为本发明实施例中提供的另一种半导体结构示意图；
75.图3b为本发明实施例中提供的又一种半导体结构示意图；
76.图4为本发明实施例提供的一种晶体管的制作方法流程示意图；
77.图5a至图5c为本发明实施例中提供的一种半导体结构的制作方法的实现流程示意图；
78.图6a至图6j为本发明实施例中提供的另一种半导体结构的制作方法的实现流程示意图；
79.图7为本发明实施例中提供的另一种半导体结构示意图；
80.图8为本发明实施例中提供的一种仿真处理的测试结果示意图；
81.图9为本发明实施例中提供的一种存储器的结构示意图。
82.附图标记说明
83.20-晶体管；201-沟道区；202-源极区；203-漏极区；204-栅极；205-第一层区；206-第二层区；207-第三层区；208-栅氧化层；209a-第一材料层；209b-第二材料层；209c-第三材料层；209d-第四材料层；210-位线；211-存储电容接触；30-第一晶体管；301-第一晶体管的沟道区；304-第一晶体管的栅极；305-第一存储电容；40-第二晶体管；401-第二晶体管的沟道区；404-第二晶体管的栅极；405-第二存储电容；50-绝缘层；60-半导体结构；n1-第三层区的掺杂浓度；n2-第一层区的掺杂浓度；n3-第二层区的掺杂浓度；t1-未设置第二层区的晶体管；t2-设置有第二层区的晶体管；
84.在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
具体实施方式
85.为使本发明实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
86.在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
87.可以理解的是，本发明中的“在
……
上”、“在
……
之上”和“在
……
上方”的含义应当以最宽方式被解读，以使得“在
……
上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
88.此外，为了便于描述，可以在本文中使用诸如“在
……
上”、“在
……
之上”、“在
……
上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
89.在本发明实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
90.在本发明实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可
以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
91.在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
92.本技术实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器(dram，dynamic random access memory)，以下仅以动态随机存取存储器为例进行说明。
93.但需要说明的是，以下实施例仅用来说明本发明，并不用来限制本发明的范围。
94.随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8f2到6f2再到4f2；另外，基于动态随机存取存储器中对离子和漏电流的需求，存储器的架构从平面阵列晶体管(planar array transistor)到凹栅阵列晶体管(recess gate array transistor)，又从凹栅阵列晶体管到掩埋式沟道阵列晶体管(buried channel array transistor)，再从掩埋式沟道阵列晶体管到垂直沟道阵列晶体管(vertical channel array transistor)。
95.本发明的一些实施例中，不论是平面晶体管还是掩埋式晶体管，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(存储电容)构成，即动态随机存取存储器包括1个晶体管(t，transistor)和1个电容(c，capacitance)(1t1c)的架构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特是l还是0。
96.图1a为本发明实施例中提供的一种采用1t1c的架构的控制电路示意图，如图1a所示，晶体管t的漏极与位线(bl，bite line)电连接，晶体管t的源区与电容c的其中一个电极板电连接，电容c的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管t的栅极与字线(wl，word line)连接；通过字线wl施加电压控制晶体管t导通或截止，位线bl用于在晶体管t导通时，对所述晶体管t执行读取或写入操作。
97.可以理解的是，如图1b所示，晶体管t的源极(s，source)和漏极(d，drain)分别位于栅极(g，gate)的两侧，源极与漏极之间为沟道区；其栅极在沿x轴方向上的投影需覆盖沟道区在沿x轴方向上的投影，但本发明的一些实施例中基于工艺的差异性，使得栅极在沿x轴方向上的投影与源极和/或漏极之间可能存在部分交叠(overlap)的情况，参考图1b中的虚线圆框所示。
98.这样使得动态随机存取存储器中的多个晶体管中，相邻的两个晶体管之间相距较近，进而使得栅极至位线的寄生电容增大；另外，在漏极施加工作电压且在栅极施加的电压小于0时，会在漏极与栅极交叠的区域下面出现栅致漏极泄露(gidl，gate induce drain leakage)；而栅致漏极泄露问题过大时，或导致晶体管产生浮体效应，造成存储单元或者称为存储节点(storage node)的电荷损失。
99.基于上述问题中的一个或多个，本发明实施例提供了一种半导体结构；图2a-图2c为本发明实施例提供的半导体结构的立体结构示意图，如图2a、图2b、图2c所示，所述半导体结构包括：至少一个晶体管20，所述晶体管20包括：
100.沟道区201，位于半导体层中；
101.源极区202，位于所述沟道区的第一端；
102.漏极区203，位于所述沟道区的第二端；其中，所述第一端和所述第二端分别为所述沟道区201在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；
103.栅极204，至少位于所述沟道区201的一侧；
104.所述源极区202和所述漏极区203中的至少一个包含第一层区205和第二层区206，所述源极区202和所述漏极区203均含有第三层区207；所述第一层区205位于靠近所述沟道区的一侧；所述第三层区207位于远离所述沟道区的一侧；所述第二层区206位于所述第一层区205与所述第三层区207之间；
105.其中，所述第二层区206的掺杂类型与所述第一层区205、第三层区207的掺杂类型均不同，或者所述第二层区206为本征非掺杂区。
106.需要说明的是，这里及下文中，第一方向为半导体层厚度的方向；第二方向与第一方向垂直，且垂直于半导体层表面；第三方向与第一方向和第二方向均垂直；为了便于描述本发明实施例中第一方向、第二方向以及第三方向，以下实施例中，以第一方向表示为附图中的z方向；第二方向表示为附图中的x方向；第三方向表示为附图中的y方向；但需要说明的是，以上关于方向的描述仅用于说明本发明，并不用来限制本发明的范围。
107.示例性的，第一方向为z轴方向时，所述源极区202、沟道区201、漏极区203的并列排布方向可平行于z轴方向。
108.这里，所述半导体层可以包括单质半导体材料衬底(例如为硅(si)衬底、锗(ge)衬底等)、复合半导体材料衬底(例如为锗硅(sige)衬底等)、绝缘体上硅(soi)衬底、绝缘体上锗(geoi)衬底等。优选地，所述衬底为硅衬底。
109.本发明的一些实施例中，晶体管20具有竖直沟道(即沟道区201)，且晶体管20的源极区202和漏极区203分别位于竖直沟道相对设置的两端(即第一端和第二端)。这里，源极区202位于所述沟道区201的第一端；漏极区203位于所述沟道区201的第二端；其中，源极区202和漏极区203的位置可互换。即所述源极区202和所述漏极区203分别为所述沟道区201在z轴方向上相对设置且可以互换位置的两端。
110.本发明的一些实施例中，栅极204可以位于沟道区201的一侧；也可以是位于沟道区201的相对两侧；还可以是位于沟道区201的周围。具体位置可以根据晶体管的实际需求进行设定；这里，以栅极204位于沟道区201的一侧为例进行说明。
111.这里，栅极204的材料可以包括金属或多晶硅(poly)。
112.需要说明的是，本发明的一些实施例中，栅极204与沟道区201之间还设置有栅氧化层(gate oxide layer)208，用于电隔离沟道区201和栅极204。
113.可以理解的是，晶体管中的栅氧化层可以用于感应出不同的电场并施加在沟道区表面，以使衬底(半导体层)的少数载流子被吸附到沟道区表面积累并反型，使得栅氧化层变得和源极区、漏极区的掺杂类型一样，从而实现源极区与漏极区之间的导通。
114.在一些实施例中，对栅极施加栅极电压，即产生强电场之后，电子沿着电场方向不断漂移，不断加速，即可获得很大的动能，在该电子从源极区到漏极区时，由于压差的存在使得电子对栅氧化层产生碰撞，并注入到栅氧化层中，进而产生热载流子效应；该热载流子效应对晶体管的可靠性影响较大。
115.这里，栅氧化层208的材料可以包括但不限于氧化硅。
116.本发明实施例中，在源极区202和/或漏极区203中设置有第一层区205和第二层区206；在所述源极区202和所述漏极区203中均设置第三层区207。
117.在一些实施例中，第一层区205可以理解为轻掺杂漏区；第二层区206可以理解为掺杂区；或者本征非掺杂区；源极区202中的第三层区207可以理解为源极；漏极区203中的第三层区207可以理解为漏极。
118.可以理解的是，轻掺杂漏区的设置是器件为了减弱漏区电场，以改进热载流子效应所采取的一种结构，即在沟道区靠近漏极区或源极区的附近设置一个低掺杂浓度的漏区，让该轻掺杂漏区也承受部分电压，这种结构可以防止热载流子效应。
119.也就是说，本发明的一些实施例中，所述第一层区205可以用于防止热载流子效应。
120.这里，第二层区206为掺杂区可以理解为对第二层区206进行离子掺杂，使其具备掺杂属性。
121.而第二层区206为本征非掺杂区可以理解为第二层区206为未被掺杂的纯净半导体材料层，例如硅层。
122.这里，第二层区206的掺杂类型与第一层区205的掺杂类型不同。
123.需要说明的是，本发明的一些实施例中，第一层区205可以仅设置源极区202；也可以仅设置在漏极区203；还可以同时设置在源极区202和漏极区203。而第二层区206设置时，需与第一层区205同时出现在源极区202和/或漏极区203。
124.示例性的，第一层区205和第二层区206仅设置在源极区202中，参考图2a。
125.示例性的，第一层区205和第二层区206仅设置在漏极区203中，参考图2b。
126.示例性的，第一层区205和第二层区206同时设置在源极区202和漏极区203，参考图2c。
127.示例性的，第一层区205和第二层区206设置在源极区202中，仅第一层区205设置在漏极区203。
128.示例性的，第一层区205和第二层区206设置在漏极区203中，仅第一层区205设置在源极区202。
129.这里，第二层区206的掺杂类型与第一层区205、第三层区207的掺杂类型均不同。
130.可以理解的是，在对存储单元执行读取操作过程中，第二层区206的掺杂类型与第一层区205、第三层区207的掺杂类型均不同，可以使得第二层区206、第一层区205以及第三层区207之间形成一电容；该电容与栅极204至位线的寄生电容串联，使得晶体管的寄生电容减小，进而增大了晶体管的感测余量，提高读取安全系数的可靠性。
131.另外，第二层区206设置在第三层区207与第一层区205之间，还可以减小位线与第三层区207连接处的结深，提高晶体管的响应速度。
132.示例性的，当漏极区203的第三层区207与位线连接时，可以减小漏极区203的第三层区207与位线的连接处的结深，提高晶体管20的响应速度。
133.本发明的一些实施例中，晶体管20可以为n型晶体管；也可以是p型晶体管。
134.示例性的，在n型晶体管中，第一层区205、第三层区207的掺杂类型均为n型掺杂；而第二层区206的掺杂类型为p型掺杂。
135.在p型晶体管中，第一层区205、第三层区207的掺杂类型均为p型掺杂；而第二层区
206的掺杂类型为n型掺杂。
136.可以理解的是，第二层区206的掺杂类型与第三层区207的掺杂类型不同，可以使得栅极204与沟道区201之间反型层少子的形成速度降低，进而降低栅极204至位线的寄生电容。
137.另外，在第三层区207的掺杂类型与第二层区206的掺杂类型不同时，第二层区206与第一层区205之间互相耗尽，以减少漏极区203与栅极204之间，和/或，源极区202与栅极204之间的压差，进而减少栅致漏极泄露问题。
138.本发明的一些实施例中，所述第二层区206的浓度可以根据实际需求进行调整。
139.在一些实施例中，所述第三层区207的最大掺杂浓度大于所述第一层区205的最大掺杂浓度；所述第一层区205的最大掺杂浓度大于或等于所述第二层区206的最大掺杂浓度。
140.本发明的一些实施例中，源极区202的第三层区207与漏极区203的第三层区207的掺杂浓度相近均为n1；源极区202的第一层区205与漏极区203的第一层区205的掺杂浓度均为n2；源极区202的第二层区206与漏极区203的第二层区206的掺杂浓度均为n3，这里，第三层区207的掺杂浓度n1大于第一层区205的掺杂浓度n2，即n1＞n2；第一层区205的掺杂浓度n2大于或等于第二层区206的掺杂浓度n3，即n2≥n3。
141.示例性地，所述源极区202的第三层区207与漏极区203的第三层区207的掺杂浓度范围可以为：1e19atom/cm3至1e21atom/cm3；所述源极区202的第一层区205与漏极区203的第一层区205的掺杂浓度范围可以为：1e16atom/cm3至1e19atom/cm3；源极区202的第二层区206与漏极区203的第二层区206的掺杂浓度范围可以为：1e0atom/cm3至1e16atom/cm3。这里，所述atom/cm3表示每立方厘米中含有的原子个数。
142.需要说明的是，在一些具体示例中，形成源极区202的第一层区205与漏极区203的第一层区205、源极区202的第二层区206与漏极区203的第二层区206、源极区202的第三层区207与漏极区203的第三层区207后，源极区202或者漏极区203中，在第一层区205、第二层区206、第三层区207之间的相互交叠的区域，掺杂浓度比较复杂，可能会出现与上述掺杂浓度规律不同的情况。
143.基于此，为了表达的严谨性，这里限定所述源极区202或者漏极区203的第三层区207的最大掺杂浓度大于所述源极区202或者漏极区203的第一层区205的最大掺杂浓度；所述源极区202或者漏极区203的第一层区205的最大掺杂浓度大于或等于所述源极区202或者漏极区203的第二层区206的最大掺杂浓度。
144.需要说明的是，这里的最大浓度可以理解为制造期望到达的掺杂浓度，由制造差异或者结构的特殊位置(如不同掺杂浓度的交界处)等所导致的掺杂浓度与上述掺杂浓度规律不同的情况包括在本技术的保护范围内。
145.本发明的一些实施例中，所述第二层区206的材料与所述沟道区201的材料可以相同也可以不同。
146.在一些实施例中，所述源极区202或者漏极区203的第二层区206的材料与所述半导体层的材料相同。
147.示例性的，所述源极区202或者漏极区203的第二层区206的材料与所述半导体层的材料均包括单晶硅(si)或多晶硅(poly)。
148.在一些实施例中，所述源极区202或者漏极区203的第二层区206的材料与所述半导体层的材料不同。
149.示例性的，所述源极区202或者漏极区203的第二层区206的材料包括锗化硅(sige)、多晶硅或锗化硅与多晶硅的复合材料；所述半导体层的材料包括单晶硅。
150.本发明的一些实施例中，所述源极区202或者漏极区203的第二层区206的厚度需要与晶体管的总厚度进行匹配，所述源极区202或者漏极区203的第二层区206的厚度可以根据晶体管的实际厚度或本领域人员的实际需求进行设置。
151.在一些实施例中，所述源极区202的第二层区206或者漏极区203的第二层区206的厚度为：10nm-20nm。
152.需要说明的是，本发明的一些实施例中，栅极204和栅氧化层208的两端可以延伸至与源极区202的第三层区207或其延伸至漏极区203的第三层区207的两端齐平；然而，可以理解的是，栅极204和栅氧化层208沿第二方向的投影只需覆盖沟道区201即可保证晶体管20的正常运行，当栅极204和栅氧化层208沿第二方向的投影超出沟道区201向两端延伸时，延伸越多，栅极204与源极区202中的第三层区207或栅极204与漏极区203中的第三层区207沿第二方向上的投影重叠区域越大，晶体管20中寄生电容越大。
153.基于此，在本发明的一些实施例中，所述栅极204沿第二方向的投影与所述第二层区206沿所述第二方向的投影不完全重叠；所述第二方向与所述第一方向垂直，且由所述栅极204指向所述沟道区201。
154.这里，栅极204沿第二方向的投影可以与所述第二层区206沿所述第二方向的投影部分重叠，也可以与所述第二层区206沿所述第二方向的投影完全不重叠。
155.为了满足晶体管的基本功能，栅极204沿第二方向的投影需完全覆盖沟道区，该栅极沿第二方向的投影与源极区或者漏极区的重叠越少，晶体管的寄生电容越小；另外，还可以降低栅致漏极泄露问题出现的几率。
156.实际应用中，也可以根据工艺要求对栅极沿第二方向的投影长度进行设置。需要说明的是，本发明实施例中，半导体结构可以包括一个或多个晶体管。
157.在一些实施例中，如图3a所示，所述半导体结构包括并列设置且被绝缘层间隔开的第一晶体管30和第二晶体管40；
158.所述第一晶体管30的栅极304位于所述第一晶体管30的两侧中远离所述绝缘层50的一侧；所述第二晶体管40的栅极404位于所述第二晶体管40的两侧中远离所述绝缘层50的一侧。
159.本发明的一些实施例中，参考图3a、图3b，第一晶体管30与第二晶体管40之间设置有绝缘层50。
160.这里，所述绝缘层50的材料可以是二氧化硅材料或其他绝缘材料。
161.在第一晶体管30中，沟道区301包括第一侧和第二侧；沟道区301的第一侧可以理解为第一晶体管30两侧中远离所述绝缘层50的一侧，沟道区301的第二侧可以理解为第一晶体管30两侧中靠近所述绝缘层50的一侧，这里，栅极304位于沟道区301的第一侧。
162.在第二晶体管40中，沟道区401包括第一侧和第二侧；其中，沟道区401的第一侧可以理解为第二晶体管40两侧中靠近绝缘层50的一侧；沟道区401的第二侧可以理解为第二晶体管40两侧中远离绝缘层50的一侧；这里，栅极404位于所述沟道区401的第二侧。
163.需要说明的是，前述的在源极区202的第三层区207与源极区202的第一层区205之间设置源极区202的第二层区206，和/或，在漏极区203的第三层区207与漏极区203的第一层区205之间设置漏极区203的第二层区206，均可以适用于第一晶体管30和第二晶体管40。实际应用中，晶体管可以包括不同类型的晶体管。具体地，
164.根据栅极数量的不同，晶体管可以包括：单栅晶体管、双栅晶体管。
165.根据栅极与沟道区位置关系，晶体管还可以包括：柱型栅极晶体管、半环绕型栅极晶体管、全环绕型栅极晶体管等。
166.根据源极区、漏极区及沟道区在xz平面的截面形状，晶体管可以包括：i型栅极晶体管、l型栅极晶体管、t型栅极晶体管、u型栅极晶体管等。
167.根据源极区、漏极区的在xz平面的截面形状，晶体管可以包括：方形晶体管、椭圆晶体管、半圆晶体管等。
168.需要说明的是，晶体管中的第二层区206的截面形状与源极区的第三层区、漏极区第三层区的(水平)截面形状相同。
169.本发明的一些实施例中，所述晶体管的类型包括以下之一：
170.柱型栅极晶体管；
171.半环绕型栅极晶体管；
172.全环绕型栅极晶体管。
173.其中，柱型栅极晶体管中，栅极以柱状形式包围在沟道区的周围；半环绕型栅极晶体管中，栅极半包围沟道区；全环绕型栅极晶体管中，栅极全包围沟道区。
174.需要说明的是，本发明实施例中的晶体管类型可以包括上述多种类型，但不限于此。
175.这里，图3b为本发明实施例中提供的又一种半导体结构示意图。如图3b所示，所述半导体结构还包括与所述漏极区203的第三层区207连接的位线210、与所述源极区202的第三层区207连接的第一存储电容305和第二存储电容405，所述第一存储电容305和第二存储电容405的第一电极通过存储电容接触211与所述源极区202的第三层区207连接，所述第一存储电容305的第二电极与公共端(图中未示出)连接；这里，所述第一存储电容305和第二存储电容405用于存储数据。
176.基于上述半导体结构，本发明实施例还提供了一种半导体结构的制作方法；其中，形成所述半导体结构的步骤包括：
177.步骤一：形成存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的晶体管和耦合到所述晶体管的存储单元；
178.步骤二：形成多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部。
179.需要说明的是，形成存储器单元阵列和相应的多条位线的工艺较为成熟，这里不再赘述。
180.这里，本发明实施例中提供了一种形成晶体管的制作方法，图4为本发明实施例提供的一种晶体管制作方法的流程示意图。如图4所示，形成所述晶体管的方法包括以下步骤：
181.步骤401：提供半导体层，所述半导体层中具有至少一个有源柱；
182.步骤402：在所述有源柱的第一端形成源极区/漏极区；
183.步骤403：在所述有源柱的至少一侧形成栅极；
184.步骤404：在所述有源柱的第二端形成漏极区/源极区；其中，所述第一端和所述第二端分别为所述有源柱在第一方向上相对的两端，所述第一方向为所述半导体层的厚度方向；所述源极区与所述漏及区之间的有源柱构成所述晶体管的沟道区；
185.所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；
186.其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。
187.应当理解，图4中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图4中所示的各步骤可以根据实际需求进行顺序调整。图5a至图5c为本发明实施例提供的一种半导体结构的制作过程的剖面示意图、图6a至图6j为本发明实施例提供的另一种半导体结构的制作过程的剖面示意图。下面结合图4、图5a至图5c、图6a至图6j，对本发明实施例提供的半导体结构的制作方法进行详细地说明。
188.需要说明的是，本发明实施例中，源极区和漏极区需分别设置在沟道区的两侧；换言之，在步骤402中形成源极区，则需在步骤404中形成漏极区；或者，在步骤402中形成漏极区，则需在步骤404中形成源极区。这里，以在步骤402中形成源极区；在步骤404中形成漏极区为例进行说明；这里，步骤402、步骤403、步骤404的形成顺序可以根据实施需求进行设定。换言之，以下实施例中各步骤的执行顺序仅用于说明本发明，并不用来限制本发明的范围。
189.在步骤401中，如图5a所示，提供半导体层。
190.其中，所述半导体层中具有至少一个有源柱；所述有源柱沿第一方向延伸；所述第一方向为所述半导体层的厚度方向。
191.示例性的，第一方向为z轴方向，所述有源柱沿z轴方向延伸。
192.需要说明的是，有源柱的延伸方向可以根据实际需求进行选择；这里，以有源柱沿z轴方向延伸为例进行说明。
193.所述半导体层的材料可以包括硅(si)、锗(ge)、锗化硅(sige)衬底等；在一些具体实施例中，所述半导体层还可以为绝缘体上硅(soi，silicon-on-insulator)或者绝缘体上锗(goi，germanium-on-insulator)；
194.本发明的一些实施例中，所述半导体层可以通过物理气相沉积(pvd，physical vapor deposition)工艺、化学气相沉积(cvd，chemical vapor deposition)工艺、原子层沉积(ald，atomic layer deposition)等工艺形成。
195.在步骤402中，如图5b所示，在有源柱的第一端形成源极区202。
196.这里，第一层区205可以理解为轻掺杂漏区；第二层区206可以理解为掺杂区；或者本征非掺杂区；在一些实施例中，第一层区205和第二层区206可以仅设置在源极区202中；也可以仅设置在漏极区203中；还可以同时设置在源极区202和漏极区203中。
197.优选地，第一层区205和第二层区206仅设置在漏极区203中。
198.需要说明的是，第一层区205和第二层区206需同时出现在源极区202和/或漏极区203中，前已述及，这里不再赘述。
199.这里，源极区202和漏极区203均含有第三层区207；换言之，源极区202的第三层区207可以理解为源极；漏极区203的第三层区207可以理解为漏极。
200.这里，为了便于理解第一层区205、第二层区206、第三层区207的形成过程，以下实施例中，以源极区202和漏极区203中均包含第一层区205、第二层区206、第三层区207为例进行说明；但需要理解的是，以下关于第一层区205和第二层区206的设置位置仅用于说明本发明，并不用来限制本发明的范围。
201.基于此，所述源极区202具有依次并列设置的源极区202的第一层区205、源极区202的第二层区206以及源极区202的第三层区207；所述源极区202的第一层区205位于靠近所述沟道区的一侧；所述源极区202的第三层区207位于远离所述沟道区的一侧；所述源极区202的第二层区206位于所述源极区202的第一层区205与所述源极区202的第三层区207之间。
202.这里，有源柱的第一端和第二端分别为所述有源柱在第一方向上相对的两端，这里，第一方向为半导体层的厚度方向。
203.需要说明的是，第二层区206的材料与所述有源柱的材料可以相同也可以不同；在第二层区206的材料与所述有源柱的材料相同和不同时，形成源极区和漏极区的方法不同。
204.本发明实施例中，第二层区206的材料与所述有源柱的材料相同时，采用方式一形成源极区和漏极区。
205.示例性的，所述第二层区206的材料与所述半导体层的材料均包括单晶硅或多晶硅。
206.在第二层区206的材料与所述有源柱的材料不同时，采用方式二形成源极区和漏极区。
207.示例性的，所述第二层区206的材料包括锗化硅、多晶硅或锗化硅与多晶硅的复合结构；所述半导体层的材料包括单晶硅。
208.下面结合附图5a-图5c介绍方式一形成源极区202和漏极区203。这里，参考图5a、图5b，在所述有源柱的第一端形成依次并列设置的源极区202的第一层区205、源极区202的第二层区206、源极区202的第三层区207；具体地，
209.对所述有源柱靠近所述半导体层的第一表面的第一端依次进行不同浓度的离子注入，分别形成所述源极区202的第一层区205、源极区202的第二层区206和源极区202的第三层区207。
210.在一些实施例中，所述形成源极区202的第一层区205、源极区202的第二层区206、源极区202的第三层区207，包括：
211.通过扩散工艺或原位掺杂工艺，形成所述源极区202的第一层区205、源极区202的第二层区206、源极区202的第三层区207。
212.示例性的，首先，通过扩散工艺或原位掺杂工艺，在有源柱的第一端中靠近沟道区201的一侧形成源极区202的第一层区205；
213.其次，通过扩散工艺或原位掺杂工艺，在源极区202的第一层区205远离沟道区201的一侧形成源极区202的第二层区206；
214.最后，通过扩散工艺或原位掺杂工艺，在所述源极区202的第二层区206远离源极区202的第一层区205的一侧形成源极区202的第三层区207。
215.实际应用中，通常在每次执行扩散工艺或原位掺杂工艺后，需对形成的源极区202的第一层区205、源极区202的第二层区206、源极区202的第三层区207进行退火处理；实际应用中，可以分别在每次执行扩散工艺或原位掺杂工艺操作后，对源极区202的第一层区205、源极区202的第二层区206或源极区202的第三层区207各进行一次退火处理；也可以在执行三次扩散工艺或原位掺杂工艺操作后，同时对源极区202的第一层区205、源极区202的第二层区206、源极区202的第三层区207进行一次退火处理。其退火方式可以根据实际需求进行选择。
216.实际应用中，退火工艺较为成熟，这里不再赘述。
217.这里，源极区202的第二层区206的材料与所述半导体层的材料均包括单晶硅或多晶硅。
218.在一些实施例中，源极区202的第一层区205和源极区202的第三层区207的掺杂离子可以为n型离子或者p型离子；源极区202第二层区206的掺杂离子可以为p型离子或者n型离子；然而，本发明实施例中，源极区202第二层区206的掺杂类型与源极区202的第一层区205、源极区202的第三层区207均不同；因此，在源极区202的第一层区205和源极区202的第三层区207的掺杂离子为n型离子时，源极区202的第二层区206的掺杂离子为p型离子；在源极区202的第一层区205和源极区202的第三层区207的掺杂离子为p型离子时，源极区202的第二层区206的掺杂离子为n型离子。
219.需要说明的是，在另一些实施例中，源极区202的第二层区206为本征非掺杂区时，形成源极区202的第二层区206的过程中，对源极区202的第二层区206不进行离子掺杂操作。
220.在步骤403中，参考图5b，形成栅极和栅氧化层。
221.需要说明的是，在半导体结构包括多个晶体管时，即形成多个栅极和栅氧化层的过程中，需要先在半导体层上形成多个栅极隔离结构；其中，多个所述栅极隔离结构与多个栅极之间间隔设置，所述栅极隔离结构用于将多个栅极隔离。
222.示例性的，本发明的一些实施例中，形成栅极隔离结构的方法可以包括：形成隔离氧化层、氮化物沉积、掩膜层和浅沟槽隔离结构以及浅沟槽隔离结构的刻蚀，然后，在浅沟槽隔离区域填充氧化物，最后，去除氮化物再对填充的氧化物进行化学机械抛光(cmp，chemical mechanical polishing)处理。
223.需要说明的是，本发明实施例中，可以通过任意一种合适的沉积工艺沉积栅极隔离结构，栅极隔离结构的材料包括任意一种绝缘材料，例如，氮化硅、氮氧化硅、碳化硅或者二氧化硅。
224.这里，为了便于清楚的描述晶体管的形成过程，以半导体结构包括一个晶体管为例进行说明，但需要说明的是，该描述内容仅用于说明本发明，不用来限制本发明的范围。
225.本发明的一些实施例中，参考图5b，形成栅极204之前，需在有源柱的一侧形成栅氧化层208；其中，所述栅氧化层208可以用于抑制短沟道效应。另外，将栅氧化层208的厚度设置成不同薄厚程度的氧化层，可以解决半导体结构在不同电压需求下的匹配问题。这里，栅氧化层208的厚度可以根据晶体管的实际需求进行设定。
226.接下来，在栅氧化层208远离有源柱的一侧形成栅极204。
227.这里，栅极204的材料可以包括多晶硅，但不限于此。
228.形成栅极的方式包括但不限于pvd，cvd，ald等。
229.需要说明的是，栅氧化层208的厚度小于栅极204的厚度。实际应用中，如图5b所示，有源柱包括第一端和第二端；这里，形成有源柱的材料包括但不限于单晶硅。
230.在步骤404中，参考图5c，在有源柱的第二端形成漏极区203。这里，所述漏极区203具有依次并列设置的漏极区203的第一层区205、漏极区203的第二层区206以及漏极区203的第三层区207；所述漏极区203的第一层区205位于靠近所述沟道区的一侧；所述漏极区203的第三层区207位于远离所述沟道区的一侧；所述漏极区203的第二层区206位于所述漏极区203的第一层区205与所述漏极区203的第三层区207之间。
231.从所述半导体层的第二表面且沿与半导体层垂直的方向，对所述半导体层进行减薄处理，以暴露出所述有源柱远离所述半导体层第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面；
232.对所述有源柱靠近所述半导体层的第一表面的第二端依次进行不同浓度的离子注入，分别形成漏极区203的第一层区205、漏极区203的第二层区206和漏极区203的第三层区207。
233.在一些实施例中，所述形成漏极区203的第一层区205、漏极区203的第二层区206、漏极区203的第三层区207，包括：
234.通过扩散工艺或原位掺杂工艺，形成所述漏极区203的第二层区206、漏极区203的第一层区205、漏极区203的第三层区207。
235.示例性的，首先，通过扩散工艺或原位掺杂工艺，在有源柱的第一端中靠近沟道区201的一侧形成漏极区203的第一层区205；
236.其次，通过扩散工艺或原位掺杂工艺，在第一层区205远离沟道区201的一侧形成漏极区203的第二层区206；
237.最后，通过扩散工艺或原位掺杂工艺，在所述第二层区206远离第一层区205的一侧形成漏极区203的第三层区207。
238.实际应用中，通常在每次执行扩散工艺或原位掺杂工艺后，需对形成的漏极区203的第一层区、漏极区203的第二层区、漏极区203的第三层区进行退火处理；实际应用中，可以分别在每次执行扩散工艺或原位掺杂工艺操作后，对漏极区203的第一层区205、漏极区203的第二层区206或漏极区203的第三层区207各自进行退火处理；也可以在执行三次扩散工艺或原位掺杂工艺操作后，同时对漏极区203的第一层区205、漏极区203的第二层区206、漏极区203的第三层区207进行一次退火处理。其退火方式可以根据实际需求进行选择。
239.实际应用中，退火工艺较为成熟，这里不再赘述。
240.这里，漏极区203的第二层区206的材料与所述半导体层的材料均包括单晶硅或多晶硅。
241.需要说明的是，在实际的工艺操作中，可以先形成源极区202再形成漏极区203；也可以先形成漏极区203再形成源极区202；实际的工艺操作流程可以根据实际需求进行选择设置。
242.这里，漏极区203的第二层区206的厚度小于漏极区203的第三层区207的厚度。
243.在一些实施例中，漏极区203的第三层区207为漏极，其为重掺杂区；漏极区203的第一层区205为轻掺杂区，换言之，漏极区203的第三层区207的掺杂浓度大于漏极区203的第一层区205的掺杂浓度；这里，漏极区203的第一层区205大于或等于漏极区203的第二层区206的掺杂浓度。
244.在一些实施例中，漏极区203的第一层区205和漏极区203的第三层区207的掺杂离子可以为n型离子或者p型离子；漏极区203的第二层区206的掺杂离子可以为p型离子或者n型离子；然而，漏极区203的第二层区206的掺杂类型与漏极区203的第一层区205、漏极区203的第三层区207均不同；因此，在漏极区203的第一层区205和漏极区203的第三层区207的掺杂离子为n型离子时，漏极区203的第二层区206的掺杂离子为p型离子；在漏极区203的第一层区205和漏极区203的第三层区207的掺杂离子为p型离子时，漏极区203的第二层区206的掺杂离子为n型离子。
245.另外，晶体管中，源极区202的第三层区207和漏极区203的第三层区207的掺杂类型相同。基于此，以源极区202的第一层区205、源极区202的第三层区207、漏极区203的第一层区205、漏极区203的第三层区207的掺杂类型为n型离子，源极区202的第二层区206、漏极区203的第二层区206的掺杂类型为p型离子为例进行说明。
246.需要说明的是，在另一些实施例中，漏极区203的第二层区206还可以为本征非掺杂区，其作用与上述的其为p型离子相同，这里不再赘述。
247.下面结合附图6a-图6c，介绍采用方式二形成源极区202和漏极区203。
248.所述在所述有源柱的第一端形成源极区202；在所述有源柱的第二端形成漏极区203；包括：
249.如图6a所示，对所述有源柱靠近所述半导体层的第一表面的第一端进行离子注入，形成所述源极区202的第一层区205。
250.如图6b所示，在所述源极区202的第一层区205上形成第一层材料层209a，对所述第一层材料层209a进行离子注入形成所述源极区202的第二层区206；如图6c所示。
251.如图6d所示，在所述源极区202的第二层区206上形成第二材料层209b，对所述第二材料层209b进行离子注入形成所述源极区202的第三层区207，参考图6e。
252.这里，源极区202的第二层区206的材料包括锗化硅、多晶硅或锗化硅与多晶硅的复合材料；所述半导体层的材料包括单晶硅。
253.接下来，在沟道区201的至少一侧形成栅极204和栅氧化层208；栅极204和栅氧化层208的形成过程及工艺，前已述及，这里不再赘述，参考图6e。
254.接下来，从所述半导体层的第二表面且沿与半导体层垂直的方向，对所述半导体层进行减薄处理，以暴露出所述有源柱远离所述半导体层第一表面的第二端；其中，所述第二表面为与所述第一表面的相反面。
255.如图6f所示，对所述有源柱的第二端进行离子注入，形成所述漏极区203的第一层区205；
256.如图6g所示，在所述漏极区203的第一层区205上形成第三层材料层209c，对所述第三层材料层209c进行离子注入形成所述漏极区203的第二层区206；参考图6h所示。
257.如图6i所示，在所述漏极区203的第二层区206上形成第四材料层209d，对所述第四材料层209d进行离子注入形成所述漏极区203的第三层区207；参考图6j。
258.这里，漏极区203的第二层区206的材料包括锗化硅、多晶硅或锗化硅与多晶硅的复合结构；所述半导体层的材料包括单晶硅。
259.这里，漏极区203的第一层区205、漏极区203的第二层区206、漏极区203的第三层区207的厚度可以相同也可以不同，其具体尺寸可根据实际需求进行设置。
260.在另一些实施例中，在漏极区203设置第二层区206，而在源极区202未设置第二层区206时，源极区202的第三层区207与源极区202的第一层区205直接接触，如图7所示；源极区202在第一方向上的总厚度，与漏极区203在第一方向上的总厚度可以相同，也可以不同；具体尺寸可根据实际需求进行设置。
261.需要说明的是，本发明实施例对未设置第二层区206的晶体管(t1)和设置有第二层区206的晶体管(t2)进行的仿真处理；其仿真测试结果如图8所示。
262.本发明的一些实施例中，参考图8，在源极区202和/或漏极区203设置第二层区206的晶体管在积累和反型时的电容均比未在源极区202和/或漏极区203设置第二层区206的晶体管的电容小。
263.基于此，可以理解的是，在源极区202和/或漏极区203增设与第一层区205、第三层区207不同掺杂类型的第二层区206，可以减少晶体管的寄生电容，提高晶体管的可靠性。
264.通过本发明上述实施例提供的半导体结构的制作方法所形成的半导体结构，由于通过在源极区和/或漏极区设置第一层区、第二层区以及在源极区和漏极区均设置第三层区，且使第二层区与第一层区以及第三层区的掺杂类型不同，这样可以使得在第三层区与第一层区、第二层区之间形成电容，该电容与位线的寄生电容串联，使得晶体管的寄生电容减小；进而增大了晶体管的感测余量，提高读取安全系数的可靠性；同时，还可以使得栅极与沟道区之间反型层少子的形成速度降低，进而减小栅极的寄生电容，从而增大感测余量，提高可靠性；另外，还可以使得与漏极区或源极区连接的位线的结深减小，进而提高晶体管的响应速度。
265.另一方面，栅极与第二层区在第二方向的投影不完全重叠，使得栅极与漏极区，或者栅极与源极区沿第二方向的投影不存在重叠；可以减小重叠区域，进而可以减少栅致漏极泄露问题出现的概率；提高晶体管的可靠性。
266.本发明实施例还提供了另一种半导体结构，图9为本发明实施例提供的另一种半导体结构的立体结构示意图；如图9所示，所述半导体结构60包括：
267.存储器单元阵列；所述存储器单元阵列中的每一个存储器单元包括在第一方向上延伸的晶体管和耦合到所述晶体管的存储单元，其中，所述晶体管包括在所述第一方向上延伸的半导体主体、以及与所述半导体主体的至少一个侧面接触的栅极；
268.多条位线；所述多条位线耦合到所述存储器单元并且在垂直于所述第一方向的第二方向上延伸，所述位线中的相应一条位线和相应存储单元在所述第一方向上耦合到所述存储器单元中的每一个存储器单元的相对端部；
269.其中，所述半导体主体包括：
270.沟道区，位于半导体层中；
271.源极区；
272.漏极区；其中，所述源极区和漏极区分别为所述沟道区在第一方向上相对的两端，所述第一方向为所述半导体层厚度的方向；
273.所述源极区和所述漏极区中的至少一个包含第一层区和第二层区，所述源极区和所述漏极区均含有第三层区；所述第一层区位于靠近所述沟道区的一侧；所述第三层区位于远离所述沟道区的一侧；所述第二层区位于所述第一层区与所述第三层区之间；
274.其中，所述第二层区的掺杂类型与所述第一层区、第三层区的掺杂类型均不同，或者所述第二层区为本征非掺杂区。
275.在一些实施例中，所述第一方向与所述第二方向之间的夹角为90度，即第一方向和第二方向垂直。
276.在一些实施例中，所述第一层区、第二层区的掺杂类型均为n型掺杂；
277.所述第二层区的层类型为p型掺杂。
278.在一些实施例中，所述第一层区、第二层区的掺杂类型均为n型掺杂或者p型掺杂，所述第二层区为本征非掺杂区。
279.在一些实施例中，所述第三层区的掺杂浓度均大于所述第一层区的掺杂浓度；所述第一层区的掺杂浓度大于或等于所述第二层区的掺杂浓度。
280.在一些实施例中，所述晶体管的所述源极区和所述漏极区的第三层区中的一个耦合到相应存储器单元中的所述存储单元。
281.在一些实施例中，所述晶体管的所述源极区和所述漏极区的第三层区中的另一个耦合到相应位线。
282.在一些实施例中，本发明实施例提供的半导体结构包括各种类型的存储器。例如，nand闪存(flash)、nor闪存、静态随机存取存储器、动态随机存取存储器、铁电存储器、相变存储器、磁变存储器或者阻变存储器。在一些实施例中，所述半导体结构包括动态随机存取存储器，所述存储单元包括存储电容；
283.所述存储电容的一端与所述晶体管的源极区的第三层区耦合；
284.所述位线与所述晶体管的漏极区的第三层区耦合。
285.本发明的一些实施例中，所述存储电容可以呈现多种结构。在一些实施例中，所述存储电容包括杯形、圆筒形或者支柱形电容。
286.示例性地，所述存储电容可以包括杯形电容cup、圆筒形电容cyl、支柱形电容pil。其中，杯形电容cup、圆筒形电容cyl、支柱形电容pil均包括底电极、顶电极以及位于底电极和顶电极之间的电介质层。
287.需要说明的是，底电极与所述半导体结构中一晶体管的源极区202连接，所述杯形电容cup的顶电极接地，所述杯形电容cup用于存储写入的数据。
288.需要说明的是，在杯形电容cup、圆筒形电容cyl、支柱形pil中所述底电极的面积相等的情况下，圆筒形电容cyl的顶电极的面积最大，圆筒形电容cyl和支柱形pil的顶电极的面积次之。基于此，本发明的一些实施例中，可以采用圆筒形电容cyl作为存储器的存储单元，有利于极高存储器的集成度。
289.在一些实施例中，所述半导体结构包括阻变存储器，所述存储单元包括可调电阻，所述可调电阻连接于所述位线和所述半导体结构中一晶体管的源极区202之间；或者，所述可调电阻连接于所述位线和所述半导体结构中一晶体管的漏极区203之间，所述可调电阻用于通过所述位线提供的位线电压调节存储的数据的状态。
290.本发明实施例中，只是示例性地列举了一些常见的存储器，本发明的保护范围不
限于此，任何包含本发明实施例提供的半导体结构的存储器均属于本发明的保护范围。
291.本发明实施例提供的另一种半导体结构通过上述实施例提供的另一种半导体结构的制作方法形成，对于本发明实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里，不再赘述。
292.在一些实施例中，所述半导体结构还包括：电阻；
293.所述电阻连接于所述位线和所述晶体管的源极区的第三层区之间，或者，所述电阻连接于所述位线和所述晶体管的漏极区的第三层区之间，所述电阻用于通过所述位线提供的位线电压调节所述存储器阵列中所存储的数据的状态。
294.在本发明所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
295.本发明所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
296.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。