阵列基板及移动终端的制作方法

1.本技术涉及显示技术领域，具体涉及一种阵列基板及移动终端。


背景技术：

2.在形成薄膜晶体管的相关制程中，部分金属走线具有较长的线长，在后续的每一道工序中都会产生静电，静电吸附在金属走线的端部或者轮廓边缘，两根不相连的长走线上由于位置不同，积累电荷的状态也不同，因此在电荷积累到一定程度后，容易发生静电释放(electro-static discharge，esd)现象，所释放的电荷会击穿绝缘层，造成原本不连接的线路之间发生短路。


技术实现要素：

3.本技术实施例提供一种阵列基板和移动终端，可以有效的防止端部相对的长走线之间在制程中积累电荷，电荷积累过多时发生esd，使得其释放的电荷击穿绝缘层，造成原本不连接的线路之间发生短路。
4.本技术实施例提供一种阵列基板，包括
5.衬底，所述衬底上靠近边缘的位置设置有一驱动电路；
6.第一金属层，设置于所述衬底上，包括栅极、与所述栅极连接的第一金属走线、功能电极，所述第一金属走线远离所述栅极的一端部包括连接部，所述连接部和所述功能电极间隔设置；
7.绝缘层，设置于所述衬底和所述第一金属层上且覆盖所述第一金属层，所述绝缘层包括位于所述连接部上方的多个转接孔；
8.第二金属层，设置于所述绝缘层上，所述第二金属层包括与所述栅极对应的源漏极、第二金属走线，所述第二金属走线的一端连接所述驱动电路，所述第二金属走线的另一端通过所述转接孔与所述第一金属走线连接；
9.其中，所述第一金属层还包括位于所述连接部和所述功能电极之间的屏蔽走线。
10.可选的，所述屏蔽走线包括沿第一方向延伸的第一屏蔽段、分别连接所述第一屏蔽段两端部且沿第二方向延伸的两第二屏蔽段，所述第一方向与所述第二方向具有一预设夹角，所述第一屏蔽段和两所述第二屏蔽段形成半包结构，所述半包结构包围所述第一金属走线靠近所述功能电极的端部。
11.可选的，所述第二金属走线的一端沿所述第一方向延伸，绕过所述第二屏蔽段后通过所述转接孔与所述第一金属走线连接。
12.可选的，所述第一金属走线包括至少两第一分支走线，所述第二金属走线包括至少两第二分支走线，两所述第一分支走线连接不同的所述栅极，所述连接部包括至少两连接子部，每一所述第一分支走线的端部设置有一连接子部，设置所述连接子部的所述第一分支走线的端部靠近所述功能电极的端部，所述绝缘层对应所述连接子区设置有多个所述转接孔，所述第二分支走线通过所述转接孔与所述第一分支走线连接；
13.所述屏蔽走线包括至少两屏蔽子走线，一所述屏蔽子走线对应一所述第一分支走线设置，一所述屏蔽子走线包括一沿所述第一方向延伸的第一屏蔽子段、分别连接所述第一屏蔽子段两端部且沿所述第二方向延伸的第二屏蔽子段；所述第一屏蔽子段和两所述第二屏蔽子段形成半包结构包围所述第一分支走线靠近所述第二金属走线的端部。
14.可选的，所述第一屏蔽段与所述第二屏蔽段的连接处为圆角。
15.可选的，所述屏蔽走线至所述第一金属走线之间的距离，与所述屏蔽走线至所述功能电极之间的距离相等。
16.可选的，所述屏蔽走线的宽度大于或等于5um。
17.可选的，所述屏蔽走线包括第一屏蔽走线组和第二屏蔽走线组，所述第一屏蔽走线组包括多个第一屏蔽走线子部，所述第二屏蔽走线组包括多个第二屏蔽走线子部，所述第一屏蔽走线组和所述第二屏蔽走线组平行设置，且所述第一屏蔽走线子部和所述第二屏蔽走线子部交错设置。
18.可选的，所述屏蔽走线包括直线、不规则曲线和波浪线中的一种。
19.此外，本技术实施例还提供一种移动终端，包括上述任一项实施例所述的阵列基板及终端主体，所述终端主体与所述阵列基板组合为一体。
20.本发明有益效果至少包括：
21.本技术通过在第一金属走线与功能电极相对设置的端部之间设置一屏蔽走线，使得功能电极靠近第一金属走线的端部与第一金属走线带有连接部的端部之间屏蔽间隔，避免了长走线在制程中端部或轮廓边缘累积电荷造成esd，击穿绝缘层，有效避免了功能电极与第二金属走线之间因esd造成的静电短路问题。
附图说明
22.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1是现有技术中的一种阵列基板的结构示意图；
24.图2是本技术实施例提供的一种阵列基板的结构示意图；
25.图3是本技术实施例提供的另一种阵列基板的结构示意图；
26.图4是图3中a-a’的截面图；
27.图5是本技术实施例提供的另一种阵列基板的结构示意图；
28.图6是本技术实施例提供的另一种阵列基板的结构示意图；。
具体实施方式
29.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
30.本技术实施例提供一种阵列基板及移动终端。以下分别进行详细说明。需说明的
是，以下实施例的描述顺序不作为对实施例优选顺序的限定。另外，在本技术的描述中，术语“包括”是指“包括但不限于”。用语第一、第二、第三等仅仅作为标示使用，并没有强加数字要求或建立顺序。本发明的各种实施例可以以一个范围的型式存在；应当理解，以一范围型式的描述仅仅是因为方便及简洁，不应理解为对本发明范围的硬性限制；因此，应当认为所述的范围描述已经具体公开所有可能的子范围以及该范围内的单一数值。例如，应当认为从1到6的范围描述已经具体公开子范围，例如从1到3，从1到4，从1到5，从2到4，从2到6，从3到6等，以及所数范围内的单一数字，例如1、2、3、4、5及6，此不管范围为何皆适用。另外，每当在本文中指出数值范围，是指包括所指范围内的任何引用的数字(分数或整数)。
31.为了解决上述技术问题，本技术提供了如下技术方案，具体参见下述实施例。
32.本技术实施例提供一种阵列基板，如图2和图4所示，包括：
33.衬底，所述衬底上靠近边缘的位置设置有一驱动电路70；
34.第一金属层m1，设置于所述衬底上，包括栅极、与所述栅极连接的第一金属走线20、功能电极10，所述第一金属走线20远离所述栅极的一端部包括连接部，所述连接部和所述功能电极10间隔设置；
35.绝缘层pv，设置于所述衬底和所述第一金属层m1上且覆盖所述第一金属层m1，所述绝缘层pv包括位于所述连接部上方的多个转接孔401；
36.第二金属层m2，设置于所述绝缘层pv上，所述第二金属层m2包括与所述栅极对应的源漏极50、第二金属走线30，所述第二金属走线30的一端连接所述驱动电路70，所述第二金属走线30的另一端通过所述转接孔401与所述第一金属走线20连接；
37.其中，所述第一金属层m1还包括位于所述连接部和所述功能电极10之间的屏蔽走线60。
38.需要说明的是，目前，阵列基板结构如图1所示，阵列基板中具有长走线的端部相对设置的结构，阵列基板中第一金属走线20的连接部上方的绝缘层pv上设置有转接孔401，第一金属走线20远离所述连接部的一端连接栅极，所述第二金属走线30通过转接孔401连接第一金属走线20，在制程过程中，在长走线的端部(第一金属走线20的连接部)和外轮廓(功能电极10的外轮廓)的位置容易产生电荷积累，电荷积累过多容易击穿绝缘层pv，容易击穿的区域位置如图1中的a1区所示，进而造成功能电极10和第二金属走线30短路。
39.具体地，所述衬底的材料可以包括玻璃，也可以包括高聚合材料。
40.需要说明的是，所述阵列基板上可以包括多个薄膜晶体管器件，每个薄膜晶体管器件的栅极可以通过第一金属走线20和第二金属走线30引出，并连接至驱动电路70上，所述驱动电路70位于阵列基板上靠近边缘的位置。
41.具体地，所述第一金属走线20的一端连接栅极，所述第一金属走线20也可以包括多条第一分支走线201，可以一条第一分支走线201连接一个薄膜晶体管器件的栅极。
42.具体地，所述第一金属走线20的材料可以包括铜、银、铝、铝合金、镍、钛合金等中的一种。
43.具体地，所述第二金属走线30的材料可以包括铜、银、铝、铝合金、镍、钛合金等中的一种。
44.具体地，所述功能电极10可以为高压公共电极，所述功能电极10的一侧可以如图2所示，形成c形，将所述第一金属走线20的连接部包围。
45.具体地，所述第二金属层m2包括源极和漏极(源漏极50)，源极和漏极对应薄膜晶体管的栅极设置，源极和漏极连接薄膜晶体管的有源层。
46.具体地，所述第二金属走线30的一端跨过所述功能电极10与驱动电路70连接，另一端通过绝缘层pv上对应连接部的转接孔401与第一金属走线20连接，第一金属走线20的连接部在制程中容易发生电荷积累，功能电极10靠近第一金属走线20的轮廓处容易发生电荷积累，当电荷累积过多时，容易在转接孔401附近(功能电极10与第一金属走线20之间的位置)击穿绝缘层pv，造成功能电极10与第二金属走线30短路。
47.具体地，所述屏蔽走线60的材料与所述第一金属走线20的材料相同，所述屏蔽走线60的两端部均为自由端，所述屏蔽走线60置空设置，不与任何走线或电极连接。
48.具体地，所述屏蔽走线60在第一方向f1上尽可能的延长，当功能电极10半包围第一金属走线20的端部时，所述屏蔽走线60的两端部弯曲，形成c字形，对应将所述第一金属走线20的端部(连接部)包围，使得功能电极10与第一金属走线20的端部屏蔽隔离，进而防止功能电极10与第一金属走线20的端部之间发生esd，击穿绝缘层pv，进而造成第二金属走线30与功能电极10短路。
49.具体地，所述屏蔽走线60的形状不作限制，可以为直线形，可以为不规则的曲线，也可以为波浪形，具体可以根据实际生产情况进行设置，本实施例以直线形为例进行说明。
50.具体地，所述屏蔽走线60的线宽大于或等于5um。
51.可以理解的是，本技术通过在第一金属走线20与功能电极10相对设置的端部之间设置一屏蔽走线60，使得功能电极10靠近第一金属走线20的端部与第一金属走线20带有连接部的端部之间相屏蔽，避免了长走线在制程中端部或轮廓边缘累积电荷造成esd，击穿绝缘层pv，有效避免了功能电极10与第二金属走线30之间因esd造成的静电短路问题。
52.在一实施例中，如图2所示，所述屏蔽走线60包括沿第一方向f1延伸的第一屏蔽段、分别连接所述第一屏蔽段两端部且沿第二方向f2延伸的两第二屏蔽段，所述第一方向f1与所述第二方向f2具有一预设夹角，所述第一屏蔽段和两所述第二屏蔽段形成半包结构，所述半包结构包围所述第一金属走线20靠近所述功能电极10的端部。
53.具体地，所述屏蔽走线60的第一屏蔽段正对所述功能电极10，所述第一屏蔽段的长度尽可能长，连接所述第一屏蔽段的两端部的延伸方向相同，使得所述屏蔽走线60形成c字型，将所述第一金属走线20的所述连接部半包围，使得功能电极10与第一金属走线20的端部之间屏蔽隔离，进而防止功能电极10与第一金属走线20的端部之间发生esd，击穿绝缘层pv，进而造成第二金属走线30与功能电极10短路。
54.具体地，所述第一方向f1与所述第二方向f2的预设夹角可以为90
°
。
55.具体地，所述屏蔽走线60的两转弯处为圆角，能够降低屏蔽走线60在制程中的电荷积累量。
56.可以理解的是，通过将所述屏蔽走线60设置为包括沿第一方向f1延伸的第一屏蔽段、分别连接所述第一屏蔽段两端部且沿第二方向f2延伸的两第二屏蔽段，使得所述屏蔽走线60形成c字型，能够更好的将所述功能电极10和第一金属走线20互相屏蔽，防止功能电极10与第一金属走线20的端部之间发生esd，击穿绝缘层pv，进而造成第二金属走线30与功能电极10短路。
57.在一实施例中，所述第二金属走线30的一端沿所述第一方向f1延伸，绕过所述第
二屏蔽段后通过所述转接孔401与所述第一金属走线20连接。
58.具体地，对比图2，如图3所示，在设置屏蔽走线60后，将所述第二金属走线30向两侧移动，所述第二金属走线30的一端沿所述第一方向f1延伸，绕过所述第二屏蔽段后，再通过所述转接孔401与所述第一金属走线20连接。
59.可以理解的是，通过将所述第二金属走线30的一端沿所述第一方向f1延伸，绕过所述第二屏蔽段后通过所述转接孔401与所述第一金属走线20连接，绕开容易发生esd的a1区，能够进一步降低第二金属走线30与功能电极10之间发生短路的可能性。
60.在一实施例中，如图5所示，所述第一金属走线20包括至少两第一分支走线201，所述第二金属走线30包括至少两第二分支走线301，两所述第一分支走线201连接不同的所述栅极，所述连接部包括至少两连接子部，每一所述第一分支走线201的端部设置有一连接子部，设置所述连接子部的所述第一分支走线201的端部靠近所述功能电极10的端部，所述绝缘层pv对应所述连接子区设置有多个所述转接孔401，所述第二分支走线301通过所述转接孔401与所述第一分支走线201连接；
61.所述屏蔽走线60包括至少两屏蔽子走线601，一所述屏蔽子走线601对应一所述第一分支走线201设置，一所述屏蔽子走线601包括一沿所述第一方向f1延伸的第一屏蔽子段、分别连接所述第一屏蔽子段两端部且沿所述第二方向f2延伸的第二屏蔽子段；所述第一屏蔽子段和两所述第二屏蔽子段形成半包结构包围所述第一分支走线201靠近所述第二金属走线30的端部。
62.需要说明的是，两所述第一分支走线201连接不同的所述栅极，两第一分支走线201可以采用一个屏蔽走线60将其与功能电极10屏蔽，当所述屏蔽走线60不能够起到屏蔽效果时，会使得两个薄膜晶体管对应的屏蔽走线60均失效，另一未发生短路的第二分支走线301结构的短路风险显著上升，为了保证更好的屏蔽效果，一个所述连接子部对应设置一屏蔽子走线601。
63.具体地，所述屏蔽子走线601的结构为c字形，所述屏蔽子走线601对应的将所述第一分支走线201的连接子部包围，使得功能电极10与各第一分支走线201的连接部屏蔽，进而防止功能电极10与第一金属走线20的端部之间发生esd，击穿绝缘层pv，进而造成第二分支走线301与功能电极10短路。
64.可以理解的是，通过将一个连接子部对应设置一个屏蔽子走线601，使得相邻的两第一分支走线201与功能电极10之间的esd风险分散，进一步降低阵列基板上长走线端部之间的短路风险。
65.在一实施例中，所述第一屏蔽段与所述第二屏蔽段的连接处为圆角。
66.具体地，所述圆角的角度可以为90
°
，具体可以根据实际生产情况进行调整。
67.可以理解的是，将所述第一屏蔽段与所述第二屏蔽段的连接处为圆角，能够降低在制程中屏蔽走线60的转弯处的电荷积累，防止屏蔽走线60的外轮廓尖端积累过多的电荷造成其它的线路短路问题。
68.在一实施例中，所述屏蔽走线60至所述第一金属走线20之间的距离，与所述屏蔽走线60至所述功能电极10之间的距离相等。
69.可以理解的是，由于屏蔽走线60的材质为金属，将所述屏蔽走线60设置在所述第一金属走线20和功能电极10之间的中部位置，能够保证屏蔽走线60对第一金属走线20和功
能电极10的屏蔽效果相同，提升屏蔽走线60的防esd效果。
70.在一实施例中，所述屏蔽走线60的宽度大于或等于5um。
71.具体地，述屏蔽走线60的宽度是指所述屏蔽走线60在所述阵列基板上的正投影的线宽，其宽度可以为5um、7um、12um等，具体可以根据实际生产情况进行选择。
72.在一实施例中，如图6所示，所述屏蔽走线60包括第一屏蔽走线组和第二屏蔽走线组，所述第一屏蔽走线组包括多个第一屏蔽走线子部602，所述第二屏蔽走线组包括多个第二屏蔽走线子部603，所述第一屏蔽走线组和所述第二屏蔽走线组平行设置，且所述第一屏蔽走线子部602和所述第二屏蔽走线子部603交错设置。
73.具体地，所述屏蔽走线60不限制为连续的走线，所述屏蔽走线60可以为多段线，多段线能够形成一连续的金属屏蔽结构就能够防止功能电极10和第一金属走线20之间因电荷过度累积导致的esd。
74.具体地，多个所述第一屏蔽走线子部602的长度不限制，可以相等也可以不等，多个所述第二屏蔽走线子部603的长度不限制，可以相等也可以不等，但是所述第一屏蔽走线子部602和所述第二屏蔽走线子部603需要交错设置，即所述功能电极10和所述第一金属走线20之间需要至少一屏蔽走线子部将其隔离断开。
75.在一实施例中，所述屏蔽走线60包括直线、不规则曲线和波浪线中的一种。
76.具体地，所述屏蔽走线60优选直线，直线相较于曲线或波浪线端部(突出部)较少，在制程中静电积累的电荷量少，能够更好的起到屏蔽效果。
77.可以理解的是，所述屏蔽走线60的作用是防止第一金属走线20和功能电极10上累积的电荷过多击穿绝缘层pv，因此对屏蔽走线60的线型可以不作要求，能够将功能电极10和第一金属走线20屏蔽隔离的线型结构均在本技术的保护范围内。
78.此外，本技术实施例还提供一种移动终端，包括上述任一项实施例所述的阵列基板及终端主体，所述终端主体与所述阵列基板组合为一体。
79.综上，本技术通过在第一金属走线20与功能电极10相对设置的端部之间设置一屏蔽走线60，使得功能电极10靠近第一金属走线20的端部与第一金属走线20带有连接部的端部之间互相屏蔽，避免了长走线在制程中端部或轮廓边缘累积电荷造成esd，击穿绝缘层pv，有效避免了功能电极10与第二金属走线30之间因esd造成的静电短路问题。
80.以上对本技术实施例所提供的一种阵列基板及移动终端进行了详细介绍，本文中应用了具体个例对本技术的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本技术的方法及其核心思想；同时，对于本领域的技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术的限制。