半导体器件及其制备方法、存储系统与流程

1.本技术实施方式涉及半导体技术领域，尤其涉及半导体器件及其制备方法、存储系统。


背景技术：

2.随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高，三维存储器应用而生。为了提升三维存储器的存储容量，三维存储器的堆叠结构的堆叠层数不断增加。然而，随着堆叠层数的增加，要么在刻蚀沟道孔的过程中难以保证各个沟道孔的延伸长度相同，进而导致不同延伸长度的沟道层很难与后续形成的半导体导出层建立良好稳定的电连接，要么在电连接各个沟道结构的沟道层的工艺步骤中容易产生多晶硅残渣，导致多晶硅残渣掉落在基台上影响后续工艺，进而可能导致产品良率降低。
3.申请内容
4.根据本技术第一方面提供的制备半导体器件的方法，包括：
5.在衬底的一侧形成牺牲叠层；其中，所述牺牲叠层包括朝远离所述衬底的方向、依次层叠接触的掺杂牺牲层和第一连接层；
6.在所述牺牲叠层背向所述衬底的一侧形成叠层结构；
7.形成多个依次贯穿所述叠层结构和所述牺牲叠层并延伸至所述衬底内的沟道孔；以及
8.基于所述掺杂牺牲层暴露于所述沟道孔的表面形成缩限结构，所述缩限结构围设形成的缩限孔的孔径小于所述沟道孔的孔径。
9.根据本技术第二方面提供的半导体器件，包括：
10.半导体导出层，具有第一表面、与所述第一表面相对设置的第二表面以及自所述第二表面朝远离所述第一表面的方向凸起的凸出部；
11.掺杂牺牲层，与所述第二表面层叠接触，且所述凸出部贯穿所述掺杂牺牲层；
12.第一连接层，其一侧分别与所述掺杂牺牲层背向所述半导体导出层的一侧以及所述凸出部背向所述第一表面的一侧接触；
13.堆叠结构，与所述第一连接层的另一侧层叠接触；其中，所述堆叠结构包括交替堆叠的栅极层和绝缘层；
14.沟道结构，依次贯穿所述堆叠结构和所述第一连接层并延伸至所述凸出部内。
15.根据本技术第三方面提供的存储系统，包括控制器以及本技术第二方面所述的半导体器件，所述控制器耦合至所述半导体器件，且用于控制所述半导体器件存储数据。
16.本技术实施例提供的半导体器件及其制备方法、存储系统，通过设置掺杂牺牲层以及与掺杂牺牲层接触的第一连接层，不仅可以在制备过程中基于掺杂牺牲层暴露于沟道孔的表面形成缩限结构，使得后续工艺中各个沟道孔中沟道层的延伸长度基本相同，保证制备而成的半导体器件的各个沟道层均与半导体导出层形成良好且稳定的电连接，进而提高半导体器件的电性能，而且还可以在制备过程中利用第一连接层对剩余的掺杂牺牲层形
成支撑，避免剩余的掺杂牺牲层部分掉落到基台上而影响产品质量。
17.应当理解，本部分所描述的内容并非旨在标识本技术的实施例的关键或重要特征，也不用于限制本技术的范围。本技术的其它特征将通过以下的说明书而变得容易理解。
附图说明
18.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显。附图用于更好地理解本方案，不构成对本技术的限定。在附图中：
19.图1是根据本技术一个实施方式的半导体器件的制备方法的流程图；
20.图2至图6分别是根据本技术一个实施方式的半导体器件的制备方法的工艺示意图；
21.图7是图2在a处的放大图；
22.图8是图2在b处的放大图；
23.图9是根据本技术一个实施方式的半导体器件的局部剖面示意图。
24.附图标记：
25.100、衬底；200、牺牲叠层；210、掺杂牺牲层；
26.220、第一连接层；230、第二连接层；240、衬底绝缘层；
27.250、牺牲绝缘层；300、叠层结构；310、绝缘层；320、牺牲层；
28.410、缩限结构；420、氧化物层；430、中间绝缘层；
29.500、沟道孔；501、间隙；510、沟道插塞；600、沟道结构；
30.610、功能层；611、阻挡层；612、电荷捕获层；613、隧穿层；
31.620、沟道层；630、填充介质层；700、半导体导出层；
32.701、第一表面；702、第二表面；703、凸出部；800、堆叠结构；
33.810、栅极层。
具体实施方式
34.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
35.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。
36.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
37.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一
个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
38.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
39.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
40.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
41.在刻蚀沟道孔的过程中，鉴于刻蚀工艺自身的局限性，沟道孔的实际延伸长度很难控制，进而导致形成在各个沟道孔中的沟道层的延伸长度可能不同，而不同延伸长度的沟道层很难与后续形成的半导体导出层建立良好稳定的电连接，从而影响三维存储器中导通存储单元工作的电路回路的稳定性，降低三维存储器的电性能。
42.此外，相关技术中通常采用双堆叠(dual stack)技术或多堆叠技术制备三维存储器。以双堆叠技术为例，衬底的表面形成第一叠层结构后，在第一叠层结构刻蚀第一沟道孔；在后续工艺中形成第二叠层结构之后，再在第二叠层结构刻蚀与第一沟道孔同轴的第二沟道孔。由于常规刻蚀工艺中，刻蚀形成的沟道孔的孔径朝趋紧衬底的方向逐渐减小，也就是说，沟道孔的底端的孔径也即临近衬底的端部的孔径小于该沟道孔的顶端的孔径也即远离衬底的端部的孔径，因此第一沟道孔的底端的孔径小于其顶端的孔径，第二沟道孔的底端的孔径小于其顶端的孔径。而为了保证后续工艺中第一沟道孔的底端的内壁能够淀积形成功能层和沟道层，第一沟道孔底端的孔径通常较大，由此鉴于第一沟道孔的底端的孔径小于其顶端的孔径，第一沟道孔的顶端的孔径通常大于第二沟道孔的底端的孔径。然而，随着后续工艺中第一沟道孔和第二沟道孔的内壁依次形成功能层和沟道层，第二沟道孔的底端的孔径也即第二沟道孔底端的沟道层围设形成的间隙非常小，而这就导致后续沟道填充工艺中，受到第二沟道孔的底端的孔径尺寸的约束，第一沟道孔内无法填满填充介质层，也就是说，完成填充工艺后第一沟道孔内存在较大的空隙。而第一沟道孔内形成有沟道层，该空隙的存在又会导致去除衬底以后，后续工艺例如化学机械研磨工艺中的研磨液进入该间隙，进而影响沟道层的质量，降低整个三维存储器的电性能。
43.基于此，本技术一个实施例提供了一种制备半导体器件的方法，该方法包括：s1、在衬底的一侧依次形成衬底绝缘层、第一无掺杂多晶硅层、掺杂多晶硅层、牺牲绝缘层和第二无掺杂多晶硅层；s2、在第二无掺杂多晶硅层背向衬底的一侧形成叠层结构；s3、形成多个依次贯穿叠层结构、第二无掺杂多晶硅层、牺牲绝缘层、掺杂多晶硅层、第一无掺杂多晶硅层和衬底绝缘层并延伸至衬底内的沟道孔；s4、基于掺杂多晶硅层暴露于沟道孔的表面形成缩限结构，缩限结构围设形成的缩限孔的孔径小于沟道孔的孔径；s5、在沟道孔的内壁以及缩限结构的表面形成功能层；s6、在功能层的表面形成沟道层；由于缩限结构的存在，
缩限结构围设形成的缩限孔的孔径小于沟道孔的孔径，使得形成在缩限结构表面的功能层将缩限孔封堵住，由此后续形成沟道层的工艺中沟道层只能自沟道孔远离衬底的一端延伸至缩限结构内而无法贯穿缩限结构。
44.可见，本技术实施例通过基于掺杂多晶硅层暴露于沟道孔的表面形成缩限结构，便可使后续工艺中各个沟道孔中沟道层的延伸长度基本相同，保证制备而成的半导体器件的各个沟道层均与半导体导出层形成良好且稳定的电连接。由于沟道层只能自沟道孔远离衬底的一端延伸至缩限结构内而无法贯穿缩限结构，因此本技术实施例还可避免去除衬底以后，后续工艺例如化学机械研磨工艺中的研磨液影响沟道层的质量。
45.但是，为了实现各个沟道层的电连接，本技术实施例在后续工艺中需要先采用化学机械研磨工艺去除衬底，然后采用刻蚀工艺去除衬底绝缘层、缩限结构、部分牺牲绝缘层和部分功能层，以暴露部分沟道层。由于牺牲绝缘层位于掺杂多晶硅层和第二无掺杂多晶硅层之间，因此刻蚀去除部分牺牲绝缘层以后，原本与这部分牺牲绝缘层接触的掺杂多晶硅层则会失去支撑，这部分掺杂多晶硅层以及对应的第一无掺杂多晶硅层成为多晶硅残渣掉落到第二无掺多晶硅层，而在执行后续工艺的过程中这些多晶硅残渣很容易从第二无掺杂多晶硅层滑落到基台上，进而影响后续工艺，导致产品良率降低。
46.为了解决上述问题，结合图1、图2、图7和图8所示，本技术另外一个实施例也提供了一种制备半导体器件的方法，该方法包括：
47.s100、在衬底100的一侧形成牺牲叠层200；其中，牺牲叠层200包括朝远离衬底100的方向、依次层叠接触的掺杂牺牲层210和第一连接层220；
48.s200、在牺牲叠层200背向衬底100的一侧形成叠层结构300；
49.s300、形成多个依次贯穿叠层结构300和牺牲叠层200并延伸至衬底100内的沟道孔500；
50.s400、基于掺杂牺牲层210暴露于沟道孔500的表面形成缩限结构410，缩限结构410围设形成的缩限孔的孔径小于沟道孔500的孔径。
51.由于本技术实施例中衬底100与叠层结构300之间形成有牺牲叠层200，沟道孔500依次贯穿叠层结构300和牺牲叠层200并延伸至衬底100内，而缩限结构410是基于牺牲叠层200的掺杂牺牲层210暴露于沟道孔500的表面形成的，因此缩限结构410至少部分凸入沟道孔500内，也就是说，缩限结构410围设形成的缩限孔的孔径小于沟道孔500的孔径。由此，在后续工艺中沟道孔500的内壁以及缩限结构410的表面形成功能层610以后，与缩限结构410接触的功能层610则将缩限孔封堵住，从而之后在形成沟道层620的工艺中沟道层620只能自沟道孔500远离衬底100的一端延伸至缩限结构410内而无法贯穿缩限结构410。可见，如图2所示，本技术实施例通过基于牺牲叠层200的掺杂牺牲层210暴露于各个沟道孔500的表面形成对应的缩限结构410，便能够保证在后续工艺中各个沟道孔500中沟道层620的延伸长度基本相同，也就是说，各个沟道层620远离叠层结构300的一端基本平齐。由此如图9所示，在后续形成半导体导出层700时就可保证各个沟道层620均与半导体导出层700形成良好且稳定的电连接，进而提高半导体器件的电性能。
52.此外，纵使在后续沟道填充工艺中，沟道孔500位于衬底100内的部分无法形成填充介质层630，使得沟道孔500位于衬底100内的部分存在较大的空隙，但是鉴于本技术实施例中沟道层620受到缩限结构410的限制只能自沟道孔500远离衬底100的一端延伸至缩限
结构410内，也就是说，沟道孔500位于衬底100内的部分没有形成沟道层620，从而如图3所示，后续去除衬底100以后，即使化学机械研磨工艺中的研磨液进入该空隙中也不会影响沟道层620的质量，从而避免了整个半导体器件的电性能受到影响。
53.另外，如图6所示，为了暴露出部分沟道层620，利用半导体导出层700实现各个沟道层620的电连接，后续工艺中需去除衬底100、缩限结构410、部分功能层610和部分掺杂牺牲层210。而由于掺杂牺牲层210朝向叠层结构300的一侧形成有第一连接层220，且第一连接层220与掺杂牺牲层210直接接触，因此去除缩限结构410和部分掺杂牺牲层210以后，剩余的掺杂牺牲层210仍可以得到第一连接层220的支撑，也就是说，剩余的掺杂牺牲层210仍固定于在第一连接层220上，不会掉落到基台上，进而也不会影响后续工艺，从而也不会影响产品质量。
54.下面对本技术实施例中制备半导体器件的方法中的各个步骤进行具体介绍。
55.步骤s100
56.如图1和图2所示，在衬底100的一侧形成牺牲叠层200。其中，牺牲叠层200可通过薄膜沉积工艺形成于衬底100的一侧，薄膜沉积工艺可以但不限于是物理气相沉积(physical vapor deposition，简称pvd)工艺、化学气相沉积(chemical vapor deposition，简称cvd)工艺、原子层沉积(atomic layer deposition，简称ald)工艺或上述任意几种工艺的组合。
57.如图2所示，牺牲叠层200包括朝远离衬底100的方向、依次层叠接触的掺杂牺牲层210和第一连接层220。其中，掺杂牺牲层210的掺杂类型和掺杂浓度可以根据实际需要确定，掺杂牺牲层210可通过采用化学气相掺杂工艺形成，化学气相掺杂是指在化学气相沉积(cvd)薄膜的同时通过气相将杂质元素掺入薄膜的工艺。例如，可采用原位掺杂工艺来掺杂p等掺杂剂。当然，掺杂牺牲层210也可以通过先沉积多晶硅层，然后再通过离子注入向多晶硅层内掺杂p等掺杂剂的工序来形成。作为示例，掺杂牺牲层210可以但不限于是n型掺杂多晶硅层或p型掺杂多晶硅层，第一连接层220可以但不限于是无掺杂的多晶硅层。
58.此外，鉴于掺杂多晶硅的氧化速度大于无掺杂的多晶硅的氧化速度，为了避免掺杂牺牲层210朝向衬底100的一侧被氧化，牺牲叠层200还包括与掺杂牺牲层210接触的第二连接层230，第二连接层230形成于掺杂牺牲层210背向第一连接层220的一侧。另外，由于掺杂牺牲层210位于第一连接层220和第二连接层230之间，且第一连接层220和第二连接层230均与掺杂牺牲层210直接接触，也就是说，第一连接层220的下界面也即第一连接层220朝向衬底100的一侧与掺杂牺牲层210直接接触，掺杂牺牲层210的下界面也即掺杂牺牲层210朝向衬底100的一侧与第二连接层230直接接触，因此仅有第二连接层230的下界面也即第二连接层230朝向衬底100的一侧能够与氧化物层例如衬底绝缘层240接触。而根据本领域技术常识可知，氧化物层的存在会导致形成于其一侧的层结构的下界面氧化增厚，因此这样设置还可以减小整个牺牲叠层200的氧化增厚。从而相比于第一连接层220和/或第二连接层230与掺杂牺牲层210间隔设置，也即，相比于在第一连接层220与掺杂牺牲层210之间和/或第二连接层230与掺杂牺牲层210之间设置氧化物层来说，本技术实施例通过使第二连接层230、掺杂牺牲层210和第一连接层220依次层叠接触就可保证三者中仅有第二连接层230的下界面可能会被氧化增厚，从而可以显著减小牺牲叠层200的氧化增厚。
59.在一些实施例中，牺牲叠层200还包括衬底绝缘层240和牺牲绝缘层250。在此情况
下，步骤100可以但不限于包括：
60.s110、在衬底100的一侧形成衬底绝缘层240；其中，衬底绝缘层240可以但不限于是氧化硅、氮化硅或氮氧化硅。作为示例，衬底绝缘层240的厚度不小于600a。例如，本技术实施例中衬底绝缘层240的厚度为600a。其中，“衬底绝缘层240的厚度”一般指代的是衬底绝缘层240朝向衬底100的一侧与衬底绝缘层240背向衬底100的一侧之间的间距。
61.s120、在衬底绝缘层240背向衬底100的一侧形成第二连接层230；其中，第二连接层230可以但不限于是无掺杂的多晶硅。作为示例，第二连接层230的厚度为200a～600a。进一步地，第二连接层230的厚度为300a～500a，例如，本技术实施例中第二连接层230的厚度为300a。其中，“第二连接层230的厚度”一般指代的是第二连接层230朝向衬底绝缘层240的一侧与第二连接层230背向衬底绝缘层240的一侧之间的间距。
62.s130、在第二连接层230背向衬底绝缘层240的一侧形成掺杂牺牲层210；其中，掺杂牺牲层210可以但不限于是n型掺杂多晶硅层或p型掺杂多晶硅层。作为示例，掺杂牺牲层210的厚度为400a～1200a。进一步地，掺杂牺牲层210的厚度为700a～1200a。例如，本技术实施例中掺杂牺牲层210的厚度为700a。其中，“掺杂牺牲层210的厚度”一般指代的是掺杂牺牲层210朝向第二连接层230的一侧与掺杂牺牲层210背向第二连接层230的一侧之间的间距。
63.s140、在掺杂牺牲层210背向第二连接层230的一侧形成第一连接层220；其中，第一连接层220可以但不限于是无掺杂的多晶硅。作为示例，第一连接层220的厚度为400a～1200a。进一步地，第一连接层220的厚度为500a～1000a。例如，本技术实施例中第一连接层220的厚度为500a。其中，“第一连接层220的厚度”一般指代的是第一连接层220朝向掺杂牺牲层210的一侧与第一连接层220背向掺杂牺牲层210的一侧之间的间距。
64.s150、在第一连接层220背向掺杂牺牲层210的一侧形成牺牲绝缘层250；其中，牺牲绝缘层250可以但不限于是氧化硅、氮化硅、氮氧化硅或硼硅玻璃氧化物层420。作为示例，牺牲绝缘层250的厚度不小于350a。例如，本技术实施例中牺牲绝缘层250的厚度为350a。其中，“牺牲绝缘层250的厚度”一般指代的是牺牲绝缘层250朝向第一连接层220的一侧与牺牲绝缘层250背向第一连接层220的一侧之间的间距。
65.另外，需要说明的是，衬底100既可以为当下制作的衬底，也即该方法在执行步骤s100之前还包括制备衬底的步骤，当然也可以直接采用现有的衬底，也即该方法也可以省去制备衬底的步骤。其中，衬底100可为单层结构，也可以为多层结构。例如，衬底100为由半导体材料制备而成的单层结构。其中，半导体材料可以但不限于是单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。作为示例，衬底100为单晶硅层。又如，衬底100为多层结构且至少两层的材质不同，衬底100可采用诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或上述任意几种工艺的组合来制备。在衬底100为多层结构的情况下，衬底100可包括衬底牺牲层。其中，衬底牺牲层可采用多种结构形式：例如，衬底牺牲层包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。又如，衬底牺牲层包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。再如，衬底牺牲层包括电介质层、半导体层和导电层中的至少一种。此外，衬底100还可包括形成于衬底牺牲层一侧的缓冲层。作为示例，缓冲层包括电介质层、半导体层和导电层中的至少一种。例如，缓冲层为多晶硅层。当然，也
可以采用离子注入或扩散工艺，在衬底100的部分区域形成由n型或p型掺杂剂掺杂形成的阱区。其中，掺杂剂可包括磷(p)、砷(as)和锑(sb)中的至少一种。需要说明的是，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，各个阱区的掺杂浓度可以相同也可以不同，本技术对此不作限定。
66.步骤s200
67.在牺牲叠层200背向衬底100的一侧形成叠层结构300。其中，叠层结构300可通过薄膜沉积工艺形成于衬底100的一侧，薄膜沉积工艺可以但不限于是物理气相沉积(physical vapor deposition，简称pvd)工艺、化学气相沉积(chemical vapor deposition，简称cvd)工艺、原子层沉积(atomic layer deposition，简称ald)工艺或上述任意几种工艺的组合。
68.如图2和图3所示，层叠结构包括交替层叠的绝缘层310和牺牲层320。例如，绝缘层310和牺牲层320成对设置，叠层结构300可以但不限于包括64对、128对或128对以上的绝缘层310和牺牲层320。作为示例，绝缘层310为氧化硅层，牺牲层320为氮化硅层；其中，氧化硅层起到隔离作用，氮化硅层在后续工艺中可被替换为栅极层。
69.需要说明的是，上文主要是单个叠层结构300的制备方法，也即针对的是叠层结构300的层叠层数较少的情况，而随着三维存储器的存储容量的不断增大，叠层结构300的层叠层数也随之不断增加，相关技术中通常采用双堆叠(dual stack)技术或多堆叠技术制备半导体器件，也即，沿远离衬底100方向、在牺牲叠层200背向衬底100的一侧依次堆叠多个子叠层结构以形成叠层结构300。其中，每个子叠层结构包括多个交替层叠设置的绝缘层310和牺牲层320。各个子叠层结构的层数既可以相同，也可以不同。而鉴于单个叠层结构300的制备方法可完全或部分地适用于多个子叠层结构，因此与其相关或相似的内容不再赘述。
70.步骤s300
71.如图2所示，沿垂直叠层结构300厚度的方向、在叠层结构300背向牺牲叠层200的一侧刻蚀多个沟道孔500；其中，每个沟通孔依次贯穿叠层结构300和牺牲叠层200并延伸至衬底100内，至少两个沟道孔500延伸至衬底100内的长度不同。其中，鉴于湿法刻蚀存在横向钻蚀的问题，沟道孔500可通过干法刻蚀工艺、干法和湿法刻蚀工艺的组合或图案化工艺来形成，其中图案化工艺包括光刻、清洁和化学机械研磨工艺。其中，沟道孔500的横截面形状也即沟道孔500垂直于其延伸方向的截面形状可以但不限于是圆形、椭圆形或多边形。
72.在一些实施例中，步骤300可以但不限于包括：
73.s310、在叠层结构300背向牺牲叠层200的一侧形成掩膜层；其中，掩膜层定义有沟道孔500的横截面图形，掩膜层的材质可以但不限于是氮化硅或者氮化钛；
74.s320、采用等离子体干法刻蚀工艺在掩膜层定义有沟道孔500的横截面图形的位置刻蚀沟道孔500；
75.s330、去除掩膜层。
76.需要说明的是，随着三维存储器的存储容量的不断增大，叠层结构300的层叠层数也随之不断增加，相关技术中通常采用双堆叠(dual stack)技术或多堆叠技术制备半导体器件，也即，沿远离衬底100方向、在牺牲叠层200背向衬底100的一侧依次堆叠多个子叠层结构以形成叠层结构300。以叠层结构300包括n个子叠层结构为例，相应地，沟道孔500包括n×
m个子沟道孔，其中每个子叠层结构可包括m个子沟道孔，其中m≥1，且n≥2。在此情况下沟道孔500可通过如下方式形成：在第一子叠层结构中形成m个穿过第一子叠层结构和牺牲叠层200且延伸至衬底100内的第一子沟道孔；同理，可按照同样的方式继续形成后续的子叠层结构和子沟道孔，直至形成第n子叠层结构和位于第n子叠层结构中的m个子沟道孔。然后，在除第n子叠层结构之外的n-1个子叠层结构中相应的子沟道孔内填入填孔牺牲层；最后，基于第n子叠层结构的m个子沟道孔去除n-1个子叠层结构中的填孔牺牲层，使得n个子叠层结构中上下相邻的子沟道孔彼此至少部分对准以得到m个沟道孔500。
77.步骤s400
78.如图2和图7所示，基于掺杂牺牲层210暴露于沟道孔500的表面形成缩限结构410，缩限结构410围设形成的缩限孔的孔径小于沟道孔500的孔径。
79.由于掺杂牺牲层210的氧化速率大于无掺杂牺牲层也即第一连接层220和第二连接层230的氧化速率，因此本技术实施例可通过氧化暴露于沟道孔500的部分掺杂牺牲层210来形成缩限结构410，也就是说，本技术实施例中缩限结构410为氧化物结构。而基于氧化原理可知氧化过程中缩限结构410的生长需要消耗掺杂牺牲层210，也就是说，缩限结构410每生长x厚度就需要消耗y厚度的掺杂牺牲层210，其中x大于y，因此氧化过程中随着缩限结构410的生长，缩限结构410会逐渐凸入沟道孔500内，使得缩限结构410围设形成的缩限孔的孔径小于沟道孔500的孔径。如图2所示，缩限结构410为环形凸起，缩限结构410背向掺杂牺牲层210的表面为沿沟道孔500的径向、朝远离掺杂牺牲层210的方向凸起的弧形面。由此，基于掺杂牺牲层210暴露于沟道孔500的表面形成缩限结构410后，缩限结构410围设形成的缩限孔的形状与沙漏的形状相似，也即缩限孔包括朝趋近衬底100方向依次连通的渐缩孔和渐扩孔。顾名思义，渐缩孔表示其孔径沿趋近衬底100的方向逐渐减小，渐扩孔表示其孔径沿趋近衬底100的方向逐渐增大，由此渐缩孔和渐扩孔的连接处一般为缩限孔的最小孔径处。
80.需要说明的是，缩限结构410的形成速率以及缩限结构410的厚度可通过控制掺杂牺牲层210的掺杂类型和掺杂浓度来调节；其中，“缩限结构410的厚度”一般指代的是沿沟道孔500的径向、缩限结构410的两个表面之间的间距。另外，如图2和图6所示，采用氧化工艺例如湿氧氧化工艺氧化掺杂牺牲层210的过程中，第一连接层220和第二连接层230暴露于沟道孔500的表面也会形成氧化物层420，但鉴于第一连接层220和第二连接层230的氧化速率远低于掺杂牺牲层210的氧化速率，因此基于第一连接层220和第二连接层230的表面形成的氧化物层420的厚度远小于缩限结构410的厚度。同理，如图8所示，当衬底100的材质为多晶硅时，暴露于沟道孔500的部分衬底100也同样会被氧化进而形成氧化物层420，该氧化物层420的厚度也远小于缩限结构410的厚度。此外，本领域技术人员应当理解，通过氧化工艺形成缩限结构410仅为示例，在未背离本技术教导的情况下，可通过其他任何合适的工艺形成缩限结构410。
81.由上可知，由于本技术实施例中缩限结构410围设形成的缩限孔的孔径小于沟道孔500的孔径，因此，如图7所示，在后续工艺中沟道孔500的内壁以及缩限结构410的表面形成功能层610以后，与缩限结构410接触的功能层610则将缩限孔封堵住，从而之后在形成沟道层620的工艺中沟道层620只能自沟道孔500远离衬底100的一端延伸至缩限结构410内，进而使得各个沟道孔500中沟道层620的延伸长度基本相同，也就是说，各个沟道层620远离
叠层结构300的一端基本平齐。可见，缩限结构410的存在不仅可以保证各个沟道层620均与后续形成的半导体导出层700保持良好且稳定的电连接，提高半导体器件的电性能，而且还不会增加制备沟道孔500的工艺难度，也就是说，本技术实施例中沟道孔500仍可采用现有工艺例如刻蚀工艺来形成，各个沟道孔500的延伸长度仍可不同。此外，如图3所示，在后续沟道填充工艺中，纵使沟道孔500位于衬底100内的部分无法形成填充介质层630，使得沟道孔500位于衬底100内的部分存在较大的空隙，但是鉴于本技术实施例中沟道层620受到缩限结构410的限制只能自沟道孔500远离衬底100的一端延伸至缩限结构410内而无法贯穿缩限结构410，也就是说，沟道孔500位于衬底100内的部分没有形成沟道层620，从而后续去除衬底100以后，即使化学机械研磨工艺中的研磨液进入该空隙中也不会影响沟道层620的质量，从而避免了整个半导体器件的电性能受到影响。
82.本技术实施例提供的制备半导体器件的方法除了包括上述步骤s100至步骤s400以外，在执行步骤s400以后还可以包括以下步骤：
83.s510、在沟道孔500的内壁以及缩限结构410的表面形成功能层610；
84.s520、在功能层610的表面形成自沟道孔500远离衬底100的一端延伸至缩限结构410内的沟道层620。
85.其中，功能层610和沟道层620均可通过采用薄膜沉积工艺来形成，薄膜沉积工艺可以但不限于是物理气相沉积(physical vapor deposition，简称pvd)工艺、化学气相沉积(chemical vapor deposition，简称cvd)工艺、原子层沉积(atomic layer deposition，简称ald)工艺或上述任意几种工艺的组合。
86.作为示例，如图7所示，步骤s510具体包括：在沟道孔500的内壁以及缩限结构410的表面形成阻挡层611，以阻挡电荷流出；在阻挡层611背向沟道孔500内壁的一侧形成电荷捕获层612，以存储电荷；在电荷捕获层612背向阻挡层611的一侧形成隧穿层613。其中，阻挡层611和隧穿层613的材质可以但不限于是氧化物，电荷捕获层612的材质可以但不限于是氮化物，也即功能层610包括ono结构。需要说明的是，本领域技术人员应当理解，在未背离本技术教导的情况下，可根据半导体器件架构的不同控制功能层610在沟道孔500内壁的形成位置，也即功能层610既可以形成于沟道孔500的侧壁和底面，也可以仅形成于沟道孔500的侧壁，本技术对此不作限定。
87.作为示例，如图7所示，步骤s520具体包括：在隧穿层613背向电荷捕获层612的一侧形成沟道层620，沟道层620用于运输所需的电荷也即电子或空穴。由于缩限结构410的存在，缩限结构410围设形成的缩限孔的孔径小于沟道孔500的孔径，在缩限结构410表面依次形成阻挡层611、电荷捕获层612和隧穿层613以后，位于缩限孔最小孔径处的隧穿层613则将缩限孔封堵住，因而在形成沟道层620的过程中沟道层620只能自沟道孔500远离衬底100的一端延伸至缩限孔的最小孔径处中而无法贯穿缩限孔，由此就可使各个沟道孔500中沟道层620的延伸长度基本相同，也就是说，各个沟道层620远离叠层结构300的一端基本平齐，由此便可保证各个沟道层620均与后续形成的半导体导出层700保持良好且稳定的电连接。其中，沟道层620的材质可以但不限于是非晶硅、多晶硅或单晶硅。
88.在一些实施例中，缩限结构410围设形成的缩限孔包括朝趋近衬底100的方向依次连通的渐扩孔和渐缩孔，缩限孔的最小孔径不大于功能层的厚度的两倍，也就是说，受到缩限孔的最小孔径的限制，缩限孔的表面形成功能层610以后，位于缩限孔最小孔径处的功能
层610则将封堵缩限孔，使得后续形成沟道层620的过程中沟道层620只能自沟道孔500远离衬底100的一端延伸至缩限孔的最小孔径处而无法贯穿缩限孔。需要说明的是，上述渐扩孔的孔深和渐缩孔的孔深可以相同，也可以不同。其中，渐扩孔的孔深一般指代的是渐扩孔沿掺杂牺牲层210的厚度方向的尺寸，渐缩孔的孔深一般指代的是渐缩孔沿掺杂牺牲层210的厚度方向的尺寸。
89.在一些实施例中，沟道层620位于缩限结构410内的部分朝趋近衬底100的方向呈渐缩状，以形成封闭端，也就是说，整个沟道层620围设形成的结构为圆筒结构+圆锥结构的组合。
90.在执行步骤s520以后还包括如下步骤：
91.s530、在沟道层620围设形成的孔隙内填充介质层630；其中，填充介质层630可通过采用沟道填充工艺来形成，填充介质层630的材质可以但不限于是氧化硅。此外，为了减轻结构应力，可通过控制沟道填充工艺中的相应参数使填充介质层630中形成多个绝缘间隙。
92.s540、在填充介质层630背向衬底100的一端形成与沟道层620电连接的沟道插塞510；其中，沟道插塞510的材质可与沟道层620的材质相同。
93.由上可知，如图2和图3所示，虽然填充介质层630未填充满整个沟道孔500，沟道孔500位于衬底100内的部分没有填充形成填充介质层630，使得沟道孔500位于衬底100内的部分存在较大的空隙，但是鉴于本技术实施例中沟道层620受到缩限结构410的限制只能自沟道孔500远离衬底100的一端延伸至缩限结构410内，也就是说，沟道孔500位于衬底100内的部分没有形成沟道层620，从而后续去除衬底100以后，即使化学机械研磨工艺中的研磨液进入该空隙中也不会影响沟道层620的质量，从而避免了整个半导体器件的电性能受到影响。
94.为了实现各个沟道层620的电连接，本技术提供的半导体器件的制备方法还包括：
95.s600、去除衬底100、缩限结构410、部分功能层610和部分牺牲叠层200，以暴露部分沟道层620和部分第一连接层220
96.s700、形成半导体导出层700，以覆盖暴露的沟道层620和暴露的第一连接层220。
97.其中，步骤s600包括：
98.s610、在掺杂牺牲层210背向第一连接层220的一侧、至少去除衬底100，以暴露沟道孔500内功能层610围设形成的间隙501。其中，步骤s610可采用化学机械研磨工艺来完成。由于本技术实施例中沟道层620受到缩限结构410的限制只能自沟道孔500远离衬底100的一端延伸至缩限结构410内，因此即使化学机械研磨工艺中的研磨液进入该间隙501也不会影响沟道层620的质量，从而避免了整个半导体器件的电性能受到影响。作为示例，在牺牲叠层200包括依次层叠的衬底绝缘层240、第二连接层230、掺杂牺牲层210和第一连接层220的情况下，可采用化学机械研磨工艺至少去除衬底100：例如将衬底绝缘层240作为化学机械研磨工艺的停止层，仅去除衬底100以及位于衬底100内的功能层610。又如，如图2和图3所示，去除衬底100、部分衬底绝缘层240以及位于衬底100和这部分衬底绝缘层240内的功能层610。再如，将第二连接层230作为化学机械研磨工艺的停止层，去除衬底100、衬底绝缘层240以及位于衬底100和衬底绝缘层240内的功能层610。当然，也可以去除衬底100、衬底绝缘层240、部分第二连接层230以及位于衬底100、衬底绝缘层240以及这部分第二连接层
230中的功能层610。又或者，将掺杂牺牲层210作为化学机械研磨工艺的停止层，去除衬底100、衬底绝缘层240、第二连接层230以及位于衬底100、衬底绝缘层240和第二连接层230中的功能层610。
99.s620、如图4所示，在牺牲叠层200的表面淀积中间绝缘层430，以填充间隙501。由于缩限结构410的存在，沟道孔500位于衬底100内的部分没有填充形成填充介质层630，因此为了避免下一步骤中的刻蚀液通过该间隙501进入沟道孔500而影响刻蚀深度，可借助本步骤填充该间隙501。其中，中间绝缘层430的材质可以但不限于是氧化硅、氮化硅或氮氧化硅。
100.s630、去除中间绝缘层430、部分功能层610、部分牺牲叠层200和部分缩限结构410，形成暴露剩余的掺杂牺牲层210和剩余的缩限结构410的平坦表面。其中，步骤s630可采用刻蚀工艺来完成。作为示例，在牺牲叠层200包括依次层叠的衬底绝缘层240、第二连接层230、掺杂牺牲层210和第一连接层220的情况下，若步骤s610仅去除了衬底100和部分衬底绝缘层240，那么如图4和图5所示，本步骤则可采用湿法刻蚀工艺或干法刻蚀工艺去除中间绝缘层430、剩余的衬底绝缘层240、第二连接层230、部分掺杂牺牲层210、部分功能层610和部分缩限结构410，以使剩余的掺杂牺牲层210和剩余的缩限结构410背向叠层结构300的一侧保持平齐。
101.s640、如图5和图6所示，去除剩余的缩限结构410和部分功能层610，以暴露部分第一连接层220和部分沟道层620。其中，步骤s640可采用刻蚀工艺来完成。由于掺杂牺牲层210和第一连接层220与缩限结构410和功能层610的材质不同，例如掺杂牺牲层210为n型掺杂多晶硅层或p型掺杂多晶硅层，第一连接层220为多晶硅层，而缩限结构410为氧化物层，功能层610为ono结构，因此缩限结构410和功能层610与掺杂牺牲层210和第一连接层220相比具有较高的选择比，将第一连接层220作为刻蚀工艺的停止层，去除剩余的缩限结构410以及位于缩限结构410内的功能层610，进而暴露出部分第一连接层220和部分沟道层620。
102.需要说明的是，除了上述方式以外，步骤s600还可以通过其他方式实现，例如步骤s600可以包括：
103.s610、去除衬底100和部分牺牲叠层200，以暴露沟道孔500内功能层610围设形成的间隙501。其中，步骤s610可采用化学机械研磨工艺来完成。作为示例，在牺牲叠层200包括依次层叠的衬底绝缘层240、第二连接层230、掺杂牺牲层210和第一连接层220的情况下，可采用化学机械研磨工艺去除衬底100、衬底绝缘层240、第一连接层220以及位于衬底100、衬底绝缘层240和第一连接层220中的功能层610。
104.s620、在沟道层620朝向衬底100的一侧、去除部分缩限结构410、部分功能层610，以暴露剩余的缩限结构410和部分功能层610。其中，步骤s620可采用化学机械研磨工艺来完成。以步骤s610中示例的基础上，本步骤可在与沟道孔500对应的位置继续采用化学机械研磨工艺去除部分缩限结构410以及位于该部分缩限结构410的功能层610，以暴露剩余的缩限结构410和部分功能层610。
105.s630、去除剩余的缩限结构410和部分功能层610，以暴露部分第一连接层220和部分沟道层620。其中，步骤s630可采用刻蚀工艺来完成。掺杂牺牲层210和第一连接层220与缩限结构410和功能层610的材质不同，鉴于缩限结构410和功能层610与掺杂牺牲层210和第一连接层220相比具有较高的选择比，将第一连接层220作为刻蚀工艺的停止层，去除剩
余的缩限结构410以及位于缩限结构410内的功能层610，进而暴露出部分第一连接层220和部分沟道层620。
106.需要说明的是，上述刻蚀工艺可以但不限于包括湿法刻蚀工艺和/或干法刻蚀工艺，本技术对此不作限定。本技术实施例通过采用刻蚀工艺去除剩余的缩限结构410和部分功能层610，可以提高暴露出的第一连接层220和沟道层620表面的平整度，进而扩大后续形成半导体导出层700的工艺窗口。
107.在一些实施例中，步骤s700包括：采用薄膜沉积工艺形成半导体导出层700，半导体导出层700可用于形成导通存储单元工作的电路回路。其中，薄膜沉积工艺可以但不限于是物理气相沉积(physical vapor deposition，简称pvd)工艺、化学气相沉积(chemical vapor deposition，简称cvd)工艺、原子层沉积(atomic layer deposition，简称ald)工艺或上述任意几种工艺的组合。当然，半导体导出层700除了可以采用薄膜沉积工艺形成以外，还可以采用金属有机化合物化学气相淀积(metal-organic chemical vapor deposition，简称mocvd)工艺来形成。其中，半导体导出层700可以是掺杂有n型掺杂剂的多晶硅层。
108.另外，如图9所示，本技术实施例还提供了一种半导体器件，该半导体器件可采用上述任意一种方法制备。该半导体器件包括半导体导出层700、掺杂牺牲层210、第一连接层220、堆叠结构800和沟道结构600。其中，半导体导出层700具有第一表面701、与第一表面701相对设置的第二表面702以及自第二表面702朝远离第一表面701的方向凸起的凸出部703；掺杂牺牲层210与第二表面702层叠接触，且凸出部703贯穿掺杂牺牲层210；第一连接层220的一侧分别与掺杂牺牲层210背向半导体导出层700的一侧以及凸出部703背向第一表面701的一侧接触；堆叠结构800与第一连接层220的另一侧层叠接触；沟道结构600依次贯穿堆叠结构800和第一连接层220并延伸至凸出部703内。其中，堆叠结构800包括交替堆叠的栅极层810和绝缘层310。需要说明的是，本技术实施例中的半导体器件既可以是三维存储器，也可以是三维存储器的一部分。
109.本技术实施例通过设置掺杂牺牲层210可使半导体器件中各个沟道结构600的延伸长度基本相同，也即各个沟道结构600朝向半导体导出层700的端面基本平齐，进而使得各个沟道结构600均能与半导体导出层700保持良好且稳定的电连接。此外，第一连接层220的存在可使掺杂牺牲层210得到第一连接层220的支撑，避免在制备该半导体器件的过程中部分掺杂牺牲层210掉落到基台上而影响后续工艺。
110.在一些实施例中，半导体导出层700的材质和掺杂牺牲层210的材质可相同。例如，半导体导出层700和掺杂牺牲层210可均为n型掺杂多晶硅层或p型掺杂多晶硅层。需要说明的是，虽然本实施例中半导体导出层700的材质和掺杂牺牲层210的材质相同，但是由于半导体导出层700和掺杂牺牲层210分别通过两次薄膜沉积工艺形成，多晶硅层又很容易被氧化，因此在形成掺杂牺牲层210后掺杂牺牲层210的表面会快速形成一层非常薄的氧化膜，而半导体导出层700形成于该氧化膜之上，从而半导体导出层700和掺杂牺牲层210之间存在明显的界面，也就是说，半导体导出层700和掺杂牺牲层210之间存在能够被检测到的界面即上述氧化膜。
111.在一些实施例中，沟道结构600包括功能层610和沟道层620；其中，功能层610依次贯穿堆叠结构800和第一连接层220并延伸至凸出部703背向第一表面701的一侧，沟道层
620形成于功能层610的表面，沟道层620依次贯穿堆叠结构800和第一连接层220并延伸至凸出部703内。作为示例，功能层610包括由外至内依次设置的阻挡层611、电荷捕获层612和隧穿层613。其中，阻挡层611和隧穿层613的材质可以但不限于是氧化物，电荷捕获层612的材质可以但不限于是氮化物，也即功能层610包括ono结构；沟道层620的材质可以但不限于是非晶硅、多晶硅或单晶硅。
112.在一些实施例中，半导体导出层700的材质和沟道层620的材质可相同。例如，半导体导出层700和沟道层620可均为多晶硅层。需要说明的是，虽然本实施例中半导体导出层700的材质和沟道层620的材质相同，但是由于半导体导出层700和沟道层620分别通过两次薄膜沉积工艺形成，多晶硅层又很容易被氧化，因此在形成沟道层620后沟道层620的表面会快速形成一层非常薄的氧化膜，而半导体导出层700形成于该氧化膜之上，从而半导体导出层700和沟道层620之间存在明显的界面，也就是说，半导体导出层700和沟道层620之间存在能够被检测到的界面即上述氧化膜。
113.在一些实施例中，沟道层620延伸至凸出部703内的部分朝远离堆叠结构800的方向呈渐缩状，以形成封闭端，也就是说，整个沟道层620围设形成的结构为圆筒结构+圆锥结构的组合。
114.在一些实施例中，凸出部703的数量为多个，沟道结构600与凸出部703一一对应设置，多个凸出部703中至少部分凸出部703相互间隔设置或相互接触设置，也就是说，所有的凸出部703两两间隔设置，相邻两个凸出部703之间间隔有掺杂牺牲层210；或者，所有的凸出部703相互接触形成一个整体；又或者，一部分凸出部703之间两两间隔设置也即相互之间间隔有掺杂牺牲层210，剩余一部分凸出部703相互接触形成一个整体。
115.由于沟道结构600与凸出部703一一对应设置，因此凸出部703的数量为多个时，沟道结构600的数量也为多个，多个沟道结构600的沟道层620沿对应凸出部703的凸出方向的延伸深度相同。
116.在一些实施例中，半导体器件沿栅极层810的延伸方向被划分为存储阵列区和台阶区，存储阵列区包括多个沟道结构600；其中，台阶区位于存储阵列区的周缘；或者存储阵列区位于台阶区的周缘。
117.另外，本技术实施例还提供了一种存储系统，该存储系统包括控制器及上述半导体器件，控制器耦合至半导体器件，且用于控制半导体器件存储数据。其中，半导体器件包括三维nand存储器和三维nor存储器中的至少一种。
118.应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本技术公开的技术方案所期望的结果，本文在此不进行限制。
119.上述具体实施方式，并不构成对本技术保护范围的限制。本领域技术人员应该明白的是，根据设计要求平均其他因素，可以进行各种修改、组合、子组合和替代。任何在本技术的精神和原则之内所作的修改、等同替换和改进等，均应包含在本技术保护范围之内。