一种半导体器件及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。


背景技术：

2.互补场效应晶体管器件(complementary field effect transistor，可缩写为cfet)包括垂直堆叠的nmos(n-metal-oxide-semiconductor，可缩写为n型金属-氧化物-半导体)晶体管和pmos(p-metal-oxide-semiconductor，可缩写为p型金属-氧化物-半导体)晶体管，以提高cmos器件的集成密度。
3.但是，现有的cfet器件与常规半导体器件的制造方法的工艺兼容性较低，进而导致cfet器件的集成难度较大。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，用于提高cfet器件的工艺兼容性，进而降低cfet器件的集成难度。
5.为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：基底，
6.第一晶体管，形成在基底上。
7.第二晶体管，形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方。
8.以及牺牲隔离层，形成在第一沟道与第二源区、以及第一沟道和第二漏区之间。沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。
9.与现有技术相比，本发明提供的半导体器件中，第一晶体管形成在基底上，并且第二晶体管形成在第一晶体管的上方。同时，第二晶体管和第一晶体管的导电类型相反，因此上述第一晶体管和第二晶体管组成cfet器件，以提高cmos器件的集成密度。此外，第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方，并且在第一沟道与第二源区、以及第一沟道和第二漏区之间形成有牺牲隔离层。在此情况下，该牺牲隔离层可以将第一晶体管包括的第一沟道分别与第二晶体管包括的第二源区和第二漏区隔离开。同时，因第二晶体管包括的第二源区和第二漏区分别形成在第二沟道沿长度方向的两侧，故上述牺牲隔离层还可以将第二源区和第二漏区位于第一沟道的部分分别与第一源区和第一漏区隔离开。
10.另外，上述牺牲隔离层的至少部分位于第一晶体管和第二晶体管之间。并且沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。基于此，在制造本发明提供的半导体器件的过程中，可以通过形成交替层叠的沟道层和牺牲层、并对牺牲层进行绝缘处理和选择性刻蚀的方式获得上述牺牲隔离层，从而能够在形成第一源区、第一漏区、第二源区和第二漏区之前，实现与第一源区和第一漏区所对应的区
域和与第二源区和第二漏区所对应的区域的自隔离，利于简化cfet器件的工艺流程，提高cfet器件的工艺兼容性，进而降低cfet器件的集成难度。
11.本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
12.提供一基底。
13.在基底上形成第一晶体管、第二晶体管和牺牲隔离层。第二晶体管形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区和第二漏区均至少部分形成在第一晶体管包括的第一沟道的上方。牺牲隔离层形成在第一沟道与第二源区、以及第一沟道和第二漏区之间。沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐。
14.与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与本发明提供的半导体器件具有的有益效果相同，此处不再赘述。
附图说明
15.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
16.图1中的(1)部分为本发明实施例中在基底上形成用于制造沟道层和牺牲层的沟道材料层和牺牲材料层后的第一种结构示意图；图1中的(2)部分为本发明实施例中在基底包括半导体衬底和应变缓冲层的情况下形成沟道材料层和牺牲材料层后的一种结构示意图；
17.图2中的(1)部分为本发明实施例中在基底上形成用于制造沟道层和牺牲层的沟道材料层和牺牲材料层后的第二种结构示意图；图2中的(2)部分为本发明实施例中在基底上形成用于制造沟道层和牺牲层的沟道材料层和牺牲材料层后的第三种结构示意图；
18.图3为本发明实施例中在基底上形成用于制造沟道层和牺牲层的沟道材料层和牺牲材料层后的第四种结构示意图；
19.图4中的(1)和(2)部分为本发明实施例中形成鳍状结构后的两种结构示意图；
20.图5中的(1)部分为本发明实施例中形成鳍状结构后沿b-b’向的结构断面示意图；图5中的(2)和(3)部分为本发明实施例中形成鳍状结构后沿a-a’向的两种结构断面示意图；
21.图6为本发明实施例中形成浅槽隔离后的结构示意图；
22.图7为本发明实施例中形成牺牲隔离材料层后的结构示意图；
23.图8中的(1)部分为本发明实施例中形成牺牲栅和侧墙后的结构示意图；图8中的(2)部分为本发明实施例中形成牺牲栅和侧墙后沿b-b’向的结构断面示意图；
24.图9中的(1)部分为本发明实施例中形成掩膜层后的结构示意图；图9中的(2)部分为本发明实施例中形成掩膜层后沿b-b’向的结构断面示意图；
25.图10为本发明实施例中去除第二鳍部包括的沟道层和牺牲隔离材料层位于第一鳍部包括的第一半导体区和第二半导体区上的部分后沿b-b’向的结构断面示意图；
26.图11为本发明实施例中至少去除第一鳍部包括的沟道层位于第一半导体区和第二半导体区内的部分后沿b-b’向的结构断面示意图；
27.图12为本发明实施例中在基底上形成用于制造第一源区和第一漏区的半导体材料后沿b-b’向的结构断面示意图；
28.图13为本发明实施例中形成第一源区和第一漏区后沿b-b’向的一种结构断面示意图；
29.图14为本发明实施例中去除掩膜层、以及形成外延隔离层后沿b-b’向的结构断面示意图；
30.图15为本发明实施例中至少去除第二鳍部包括的沟道层位于第一半导体区和第二半导体区内的部分后沿b-b’向的结构断面示意图；
31.图16为本发明实施例中形成第二源区和第二漏区后沿b-b’向的结构断面示意图；
32.图17为本发明实施例中形成介电层后沿b-b’向的结构断面示意图；
33.图18为本发明实施例中去除牺牲栅后沿b-b’向的结构断面示意图；
34.图19为本发明实施例中去除牺牲隔离材料层位于栅极形成区内的部分后沿b-b’向的结构断面示意图；
35.图20中的(1)和(2)部分为本发明实施例提供的第一种和第二种半导体器件沿b-b’向的结构断面示意图；
36.图21中的(1)和(2)部分为本发明实施例提供的第三种和第四种半导体器件沿b-b’向的结构断面示意图；
37.图22为本发明实施例提供的第五种半导体器件沿b-b’向的结构断面示意图；
38.图23为本发明实施例提供的半导体器件的制造方法的流程图。
39.附图标记：11为基底，111为半导体衬底，112为应变缓冲层，12为沟道材料层，121为沟道层，13为牺牲材料层，131为牺牲层，14为鳍状结构，141为第一鳍部，142为第二鳍部，15为第一半导体区，16为第二半导体区，17为沟道形成区，18为浅槽隔离，19为牺牲隔离材料层，191为牺牲隔离层，20为牺牲栅，21为侧墙，22为掩膜层，23为第二源区，24为第二漏区，25为第一源区，26为第一漏区，27为外延隔离层，28为介电层，29为第一沟道，30为第二沟道，31为第一栅堆叠，311为第一栅介质层，312为第一栅极，32为第二栅堆叠，321为第二栅介质层，322为第二栅极。
具体实施方式
40.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
41.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
42.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元
件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
43.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
44.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
45.互补场效应晶体管器件(complementary field effect transistor，可缩写为cfet)包括垂直堆叠的nmos(n-metal-oxide-semiconductor，可缩写为n型金属-氧化物-半导体)晶体管和pmos(p-metal-oxide-semiconductor，可缩写为p型金属-氧化物-半导体)晶体管，以提高cmos器件的集成密度。
46.但是，采用现有cfet器件与常规的半导体器件的制造方法的工艺兼容性较差，不易于实现nmos晶体管包括的源区和漏区分别与pmos晶体管包括的源区和漏区分离。具体的，下文以nmos晶体管和pmos晶体管均为环栅晶体管、且pmos晶体管位于nmos晶体管上方为例，对采用现有制造方法制造cfet器件的过程进行说明：首先，在基底上形成鳍状结构。该鳍状结构包括至少两层叠层。每层叠层包括牺牲层、以及位于牺牲层上的沟道层。接着形成横跨鳍状结构的牺牲栅和侧墙。并以牺牲栅和侧墙为掩膜，对鳍状结构进行选择性刻蚀，去除鳍状结构暴露在牺牲栅和侧墙之外的部分。然后，在基底上形成用于制造nmos晶体管包括的源区和漏区的第一半导体材料。此时，因与nmos晶体管和pmos晶体管对应的牺牲层和沟道层被刻蚀后剩余部分均暴露在外。其均能够作为第一半导体材料外延生长的种子层，故第一半导体材料不仅形成在nmos晶体管对应的牺牲层和沟道层被刻蚀后剩余部分的两侧，还形成在pmos晶体管对应的牺牲层和沟道层被刻蚀后剩余部分的两侧。接着，还需要去除位于pmos晶体管对应的牺牲层和沟道层被刻蚀后剩余部分两侧的第一半导体材料，第一半导体材料剩余的部分形成nmos晶体管包括的源区和漏区。然后形成覆盖在nmos晶体管包括的源区和漏区背离基底表面上的外延隔离层。最后采用外延生长工艺在外延隔离层上形成pmos晶体管的源区和漏区。
47.由上述制造过程可知，采用现有的制造方法需要通过多次外延和刻蚀工艺才能形成nmos晶体管与pmos晶体管包括的源区和漏区，导致工艺复杂度较高，集成难度较大。同时，也不易于实现nmos晶体管包括的源区和漏区分别与pmos晶体管包括的源区和漏区分离。
48.为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件包括的牺牲隔离层至少形成在第一沟道与第二源区、以及第一沟道和第二漏区之间。并且，沿着第一沟道的长度方向，牺牲隔离层位于第一沟道上方的部分与第一沟道的边缘区域对齐，实现与第一源区和第一漏区所对应的区域和
与第二源区和第二漏区所对应的区域的自隔离，利于简化cfet器件的工艺流程，降低cfet器件的集成难度。
49.如图20中的(1)和(2)部分、图21中的(1)和(2)部分、以及图22所示，本发明实施例提供了一种半导体器件，该半导体器件包括：基底11、第一晶体管、第二晶体管和牺牲隔离层191。
50.如图20至图22所示，上述第一晶体管形成在基底11上。上述第二晶体管形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区23和第二漏区24均至少部分形成在第一晶体管包括的第一沟道29的上方。上述牺牲隔离层191形成在第一沟道29与第二源区23、以及第一沟道29和第二漏区24之间。沿着第一沟道29的长度方向(该方向平行于b-b’向)，牺牲隔离层191位于第一沟道29上方的部分与第一沟道29的边缘区域对齐。
51.具体来说，如图1中的(1)部分、图2和图3所示，上述基底可以为未形成有其它膜层的半导体衬底。例如：基底可以为硅衬底、锗硅衬底或锗衬底等。或者，基底还可以为其上形成有一些膜层的半导体衬底。例如：如图1中的(2)部分所示，基底11可以包括半导体衬底111、以及形成在半导体衬底111上的应变缓冲层112。在此情况下，在制造本发明实施例提供的半导体器件的过程中，该应变缓冲层112的存在可以向用于制造第一沟道和第二晶体管包括的第二沟道的沟道层提供应力，以提高第一沟道和第二沟道的载流子迁移率，提升cfet器件的驱动性能。其中，上述应变缓冲层112的材质可以为锗硅。具体的，上述应变缓冲层112中锗的含量和厚度可以根据实际应用场景设置，此处不做具体限定。
52.对于上述第一晶体管和第二晶体管来说，第一晶体管可以为pmos晶体管，此时第二晶体管为nmos晶体管。或者，第一晶体管可以为nmos晶体管，此时第二晶体管为pmos晶体管。从器件类型方面来讲，第一晶体管可以为鳍式场效应晶体管，也可以为环栅晶体管。第二晶体管可以为鳍式场效应晶体管，也可以为环栅晶体管。例如：如图20所示，第一晶体管和第二环栅晶体管可以为均为环栅晶体管。又例如：如图21中的(1)部分所示，第一晶体管可以为鳍式场效应晶体管，第二晶体管为环栅晶体管。或者，如图21中的(2)部分所示，第一晶体管为环栅晶体管，第二晶体管为鳍式场效应晶体管。再例如：如图22所示，第一晶体管和第二环栅晶体管可以为均为鳍式场效应晶体管。
53.其中，如图20至图22所示，第一晶体管可以包括第一源区25、第一漏区26、第一沟道29和第一栅堆叠31。具体的，上述第一沟道29位于第一源区25和第一漏区26之间、且分别与第一源区25和第一漏区26接触。如图21中的(1)部分和图22所示，在第一晶体管为鳍式场效应晶体管的情况下，上述第一沟道29为鳍条状结构。如图22中的(1)和(2)部分和图21中的(2)部分所示，在第一晶体管为环栅晶体管的情况下，第一沟道29包括至少一层纳米线或片。上述至少一层纳米线或片与基底11之间具有空隙。并且，在第一沟道29包括至少两层纳米线或片的情况下，相邻两层纳米线或片之间也具有空隙。在该情况下，第一沟道29包括的纳米线或片的具体层数、以及上述空隙的大小可以根据实际应用场景进行设置，此处不做具体限定。此外，上述第一源区和第一漏区的结构与二者的形成工艺、以及第一晶体管的器件类型有关。例如：在通过刻蚀工艺和外延生长等工艺形成第一源区和第一漏区的情况下，第一源区和第一漏区为形成在第一沟道两侧的整体性结构。又例如：如图20中的(2)部分所
示，在通过离子注入等工艺直接形成第一源区25和第一漏区26、且第一沟道29包括至少两层纳米线或片的情况下，上述第一源区25和第一漏区26均包括至少两层源/漏层。第一源区25和第一漏区26包括的源/漏层的层数均等于第一沟道29包括的纳米线或片的层数。并且同一层的两个源/漏层形成在相应层纳米线或片沿长度方向的两侧。再者，至于上述第一源区25、第一漏区26和第一沟道29的材质可以为硅、锗硅、锗或三五族半导体材料等。
54.上述第一栅堆叠形成在第一沟道的外周。具体的，如图20至图22所示，第一栅堆叠31可以包括形成在第一沟道29外周的第一栅介质层311、以及形成在第一栅介质层311上的第一栅极312。第一栅介质层311的材质可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为hfo2、zro2、tio2或al2o3等介电常数较高的绝缘材料。第一栅极312的材质可以为多晶硅、tin、tan或tisin等导电材料。
55.如图20至图22所示，第二晶体管可以包括第二源区23、第二漏区24、第二沟道30和第二栅堆叠32。具体的，上述第二沟道30位于第二源区23和第二漏区24之间、且分别与第二源区23和第二漏区24接触。第二栅堆叠32形成在第二沟道30的外周。第二栅堆叠32可以包括形成在第二沟道30外周的第二栅介质层321、以及形成在第二栅介质层321上的第二栅极322。上述第二沟道30的具体结构和材质、以及第二栅堆叠32的结构和材质等信息可以参考前文所述的第一沟道29的具体结构和材质、以及第一栅堆叠31的结构和材质等，此处不再赘述。
56.需要说明的是，上述第二源区和第二漏区的具体形成范围可以根据实际需求进行设置。如图20至图22所示，第二源区23和第二漏区24可以仅形成在第一沟道29沿长度方向的边缘区域的上方。或者，如图16所示，第二源区23和第二漏区24中的一者还可以形成在第一源区25的上方，第二源区23和第二漏区24中的另一者还可以形成在第一漏区26的上方。在此情况下，上述半导体器件还包括外延隔离层27，外延隔离层27覆盖在第一源区25背离基底11的表面、以及覆盖在第一漏区26背离基底11的表面。此时，第二源区23和第二漏区24的形成面积较大，利于降低接触电阻，进而可以提高半导体器件的导电性能。并且，外延隔离层27和牺牲隔离层的存在可以将第二源区23和第二漏区24分别与第一源区25和第二漏区24隔离开。其中，第二源区23和第二漏区24中具体是哪一者位于第二源区23上，哪一者位于第二漏区24上可以根据实际需求进行设置。例如：若实际应用中需要第一晶体管包括的第一漏区26和第二晶体管包括的第二漏区24共用一个漏极的情况下，上述第二漏区24还形成在第一漏区26上，第二源区23还形成在第一源区25上。此外，上述外延隔离层27的厚度和材质可以根据实际需求进行设置。例如：外延隔离层27的材质可以为氧化硅或氮化硅等绝缘材料。
57.此外，第一晶体管包括的第一沟道与第二晶体管包括的第二沟道的材质可以相同，也可以不同。其中，在第一沟道和第二沟道的材质不同的情况下，因不同的沟道材料往往具有不同的载流子迁移率，故在第一沟道和第二沟道的材质不同的情况下，利于实现第一晶体管和第二晶体管具有的阈值电压的绝对值不同，为多阈值集成提供了更多、更灵活的集成方案。
58.再者，上述第一栅堆叠的材质与第二栅堆叠的材质可以相同、也可以不完全相同。而在第一栅堆叠与第二栅堆叠的材质不完全相同的情况下，利于实现第一晶体管和第二晶体管具有的阈值电压的绝对值不同，为多阈值集成提供了更多、更灵活的集成方案。
59.对于上述牺牲隔离层来说，如图1至图22所示，牺牲隔离层191是通过对牺牲层131进行绝缘处理和选择性刻蚀的方式获得。并且，该牺牲隔离层191位于第一晶体管和第二晶体管之间，故牺牲隔离层191的厚度可以根据第一栅堆叠31和第二栅堆叠32的厚度进行设置。牺牲隔离层191的材质可以为半导体材料的氧化物或氮化物等材料。例如：在牺牲层131的材质为硅的情况下，牺牲隔离层191的材质可以为氧化硅或氮化硅等。
60.至于牺牲隔离层的具体形成位置与第一晶体管和第二晶体管的器件类型相关。示例性的，如图20和图21中的(2)部分所示，在第一晶体管为环栅晶体管的情况下，上述牺牲隔离层191还可以形成在基底11与第一晶体管之间。并且，牺牲隔离层191形成在第一晶体管下方的部分位于第一晶体管包括的第一栅堆叠31沿长度方向(该方向平行于b-b’向)的两侧。也就是说，牺牲隔离层191还位于第一源区25与基底11之间、第一漏区26与基底11之间、以及第一沟道29沿长度方向的两个边缘区域与基底11之间。在此情况下，因牺牲隔离层191的材质为不导电的隔离材料，故牺牲隔离层191还可以解决第一源区25和第一漏区26之间的漏电问题。
61.其中，参见图20中的(2)部分，如前文所述，在第一晶体管包括的第一源区25和第一漏区26均包括至少两层源/漏层的情况下，上述牺牲隔离层191还可以形成在相邻两层源/漏层之间、以及任一层纳米线或片沿长度方向的边缘区域与相邻层纳米线或片沿长度方向的边缘区域之间。
62.示例性的，如图22所示，在第一晶体管和第二晶体管均为鳍式场效应晶体管的情况下，上述牺牲隔离层191还可以形成在第一沟道29与第二沟道30之间，实现第一沟道29和第二沟道30自隔离，进一步提高半导体器件的良率。
63.由上述内容可知，如图20至图22所示，本发明实施例提供的半导体器件中，第一晶体管形成在基底11上，并且第二晶体管形成在第一晶体管的上方。同时，第二晶体管和第一晶体管的导电类型相反，因此上述第一晶体管和第二晶体管组成cfet器件，以提高cmos器件的集成密度。此外，第二晶体管包括的第二源区23和第二漏区24均至少部分形成在第一晶体管包括的第一沟道29的上方，并且在第一沟道29与第二源区23、以及第一沟道29和第二漏区24之间形成有牺牲隔离层191。在此情况下，该牺牲隔离层191可以将第一晶体管包括的第一沟道29分别与第二晶体管包括的第二源区23和第二漏区24隔离开。同时，因第二晶体管包括的第二源区23和第二漏区24分别形成在第二沟道30沿长度方向(该方向平行于b-b’向)的两侧，故上述牺牲隔离层191还可以将第二源区23和第二漏区24位于第一沟道29的部分分别与第一源区25和第一漏区26隔离开。另外，如图1至图22所示，上述牺牲隔离层191的至少部分位于第一晶体管和第二晶体管之间。并且沿着第一沟道29的长度方向，牺牲隔离层191位于第一沟道29上方的部分与第一沟道29的边缘区域对齐。基于此，在制造本发明实施例提供的半导体器件的过程中，可以通过形成交替层叠的沟道层121和牺牲层131、并对牺牲层131进行绝缘处理和选择性刻蚀的方式获得上述牺牲隔离层191，从而能够在形成第一源区25、第一漏区26、第二源区23和第二漏区24之前，实现与第一源区25和第一漏区26所对应的区域和与第二源区23和第二漏区24所对应的区域的自隔离，利于简化cfet器件的工艺流程，提高cfet器件的工艺兼容性，降低cfet器件的集成难度。
64.在一些情况下，如图6所示，上述半导体器件还可以包括用于将基底11上的不同有源区隔离开的浅槽隔离18。其中，浅槽隔离18的厚度可以根据实际情况设置。浅槽隔离18的
材质可以为sin、si3n4、sio2或sico等绝缘材料。当然，在上述第一晶体管为环栅晶体管，并且牺牲隔离层位于第一晶体管下方的部分的厚度大于预设阈值的情况下，半导体器件也可以不包括上述浅槽隔离18。应理解，在半导体器件的尺寸不同的情况下，上述浅槽隔离18的厚度也不相同。相应的，上述预设阈值的大小也不相同，该预设阈值可以根据半导体器件的尺寸和实际需求进行设置。例如：上述预设阈值可以为40nm。
65.在一些情况下，如图20至图22所示，上述半导体器件还可以包括侧墙21和介电层28。其中，介电层28覆盖在基底11的上方、且其顶部与第二栅堆叠32的顶部平齐。应理解，在制造本发明实施例提供的半导体器件的过程中，如图18至图22所示，介电层28的存在可以在刻蚀牺牲栅和牺牲隔离材料层19时，保护第一源区25、第一漏区26、第二源区23和第二漏区24不受刻蚀、清洗等操作的影响。
66.如图20至图22所示，上述侧墙21形成在介电层28与第一栅堆叠31之间、以及介电层28与第二栅堆叠32之间，以便于形成上述第一栅堆叠31和第二栅堆叠32、以及将第一栅堆叠31和第二栅堆叠32与后续形成的导电结构隔离开，提高半导体器件的良率。
67.具体的，上述介电层和侧墙的材质可以氧化硅或氮化硅等绝缘材料。其中，如图20至图22所示，上述半导体器件还包括侧墙21的情况下，上述牺牲隔离层191还可以形成在侧墙21的下方。
68.如图23所示，本发明实施例还提供了一种半导体器件的制造方法。下文将根据图1至图22示出的操作的断面图或立体图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
69.首先，提供一基底。其中，该基底的结构和材质可以参考前文。
70.在一种示例中，如图1至图7所示，提供一基底11后，在基底11上形成第一晶体管、第二晶体管和牺牲隔离层前，上述半导体器件的制造方法还可以包括以下步骤：如图1至图5所示，在基底11上形成鳍状结构14。沿着基底11的厚度方向，鳍状结构14包括交替层叠的沟道层121和牺牲层131，鳍状结构14中位于顶层的膜层为沟道层121。
71.具体的，如图4至图22所示，因后续会基于鳍状结构14制造第一晶体管和第二晶体管，故可以根据第一晶体管和第二晶体管与鳍状结构14不同区域的对应关系对鳍状结构14进行划分。示例性的，如图4和图5所示，沿着基底11的厚度方向，上述鳍状结构14可以具有第一鳍部141、以及位于第一鳍部141上的第二鳍部142。上述第一鳍部141和第二鳍部142均包括至少一层沟道层121。应理解，如图4至图22所示，上述第一鳍部141用于制造第一晶体管，第二鳍部142用于制造第二晶体管。基于此，因上述沟道层121为用于形成第一沟道29和第二沟道30的膜层、以及牺牲层131为用于制造牺牲隔离层191的膜层，并且在第一晶体管和第二晶体管的器件结构不同的情况下，上述第一鳍部141和第二鳍部142所包括的沟道层121和牺牲层131的层数、以及所有沟道层121和牺牲层131中位于最底层的膜层也不完成相同，故第一鳍部141和第二鳍部142分别包括的沟道层121的层数和层厚、以及二者是否包括牺牲层131可以根据第一晶体管和第二晶体管的器件类型进行确定。下面根据第一晶体管和第二晶体管的器件类型的不同，对在第一鳍部141和第二鳍部142的具体结构分为以下四种情况进行说明：
72.第一种情况：如图1中的(1)和(2)部分、图4中的(1)和(2)部分、以及图20中的(1)和(2)部分所示，在第一晶体管和第二晶体管均为环栅晶体管的情况下，因第一晶体管包括
的第一栅堆叠31环绕在第一沟道29的外周、以及第二晶体管包括的第二栅堆叠32环绕在第二沟道30的外周，故上述第一鳍部141和第二鳍部142均包括至少一层沟道层121和至少一层牺牲层131。并且，第一鳍部141和第二鳍部142中位于最底层的膜层均为牺牲层131、以及第一鳍部141和第二鳍部142中位于最顶层的膜层均为沟道层121。
73.第二种情况：如图2中的(2)部分、以及图21中的(2)部分所示，在第一晶体管为环栅晶体管、第二晶体管为鳍式场效应晶体管的情况下，因第一晶体管包括的第一栅堆叠31环绕在第一沟道29的外周、以及第二晶体管包括的第二栅堆叠32形成在第二沟道30的顶部和沿宽度方向的两侧，故第一鳍部141包括至少一层沟道层121和至少两层牺牲层131，第一鳍部141中位于最底层和最顶层的膜层均为牺牲层131；以及第二鳍部142包括一层沟道层121。或者，第一鳍部141包括至少一层沟道层121和至少一层牺牲层131，第一鳍部141中位于最底层的膜层为牺牲层131、位于最顶层的膜层均为沟道层121；以及第二鳍部142包括一层牺牲层131和位于该牺牲层131上的一层沟道层121。其中，无论是上述两种情况中的哪一种，第二鳍部142包括的沟道层121的厚度均大于第一鳍部141包括的沟道层121的厚度。二者厚度的差值可以根据实际应用场景设置，此处不做具体限定。
74.第三种情况：如图2中的(1)部分、以及图21中的(1)部分所示，在第一晶体管为鳍式场效应晶体管、第二晶体管为环栅晶体管的情况下，因第一晶体管包括的第一栅堆叠31形成在第一沟道29的顶部和沿宽度方向的两侧、以及第二晶体管包括的第二栅堆叠32环绕在第二沟道30的外周，故第一鳍部141包括一层沟道层121；以及第二鳍部142包括至少一层牺牲层131和至少一层沟道层121，第二鳍部142中位于最底层的膜层为牺牲层131、位于最顶层的膜层为沟道层121。或者，第一鳍部141包括一层沟道层121和位于该沟道层121上的一层牺牲层131；以及第二鳍部142包括至少一层沟道层121(第二鳍部142还可以包括位于相邻两层沟道层121之间的牺牲层131)。其中，无论是上述两种情况中的哪一种，第一鳍部141包括的沟道层121的厚度均大于第二鳍部142包括的沟道层121的厚度。
75.第四种情况：如图3和图22所示，在第一晶体管和第二晶体管均为鳍式场效应晶体管的情况下，因第一晶体管包括的第一栅堆叠31形成在第一沟道29的顶部和沿宽度方向的两侧、以及第二晶体管包括的第二栅堆叠32形成在第二沟道30的顶部和沿宽度方向的两侧，故第一鳍部141和第二鳍部142均包括一层沟道层121。并且，第一鳍部141和第二鳍部142中任一者还包括一层牺牲层131。其中，该牺牲层131位于上述两层沟道层121之间。
76.至于上述沟道层的材质可以参考前文。其中，如前文所述，第一沟道与第二沟道的材质可以相同，也可以不同。具体的，在第一沟道和第二沟道的材质相同的情况下，第一鳍部包括的沟道层的材质与第二鳍部包括的沟道层材质相同。而在第一沟道和第二沟道的材质不同的情况下，第一鳍部包括的至少一层沟道层的材质与第二鳍部包括至少一层沟道层的材质不同。此外，上述牺牲层的材质可以是与沟道层和基底的材质具有一定刻蚀选择比的半导体材料。例如：在沟道层和基底的材质均为硅的情况下，牺牲层的材质可以为锗硅(该锗硅材质中的锗的含量的百分比可以大于等于20％)。
77.在一些情况下，如图5中的(1)部分、以及图20至图22所示，沿着鳍状结构14的长度方向(该方向平行于b-b’向)，第一鳍部141和第二鳍部142可以均具有第一半导体区15、第二半导体区16、以及位于第一半导体区15和第二半导体区16之间的沟道形成区17。第一鳍部141具有的沟道形成区17的长度大于第二鳍部142具有的沟道形成区17的长度，以利于使
得后续形成的第二源区23和第二漏区24均至少部分形成在第一沟道29的上方。
78.在实际的应用过程中，如图1至图3所示，可以通过外延生长等工艺在基底11上交替形成用于制造沟道层121和牺牲层131的沟道材料层12和牺牲材料层13。其中，上述沟道材料层12和牺牲材料层13的相对位置、层数和厚度等信息可以参考前文，此处不再赘述。如图4和图5所示，接着可以采用光刻和刻蚀等工艺，自最顶层的沟道材料层向下刻蚀至位于最底层的牺牲层131或基底11。其中，如图4中的(2)部分、以及图5中的(3)部分所示，在第一晶体管为环栅晶体管、且牺牲层131的厚度大于等于前文所述的预设阈值的情况下，可以仅向下刻蚀至最底层的牺牲层131。除了上述情况外，如图4中的(1)部分、以及图5中的(1)和(2)部分所示，需要向下刻蚀至基底11中，基底11被刻蚀的深度可以参考前文所述的浅槽隔离的厚度。
79.需要说明的是，在第一沟道和第二沟道的材质不同的情况下，可以通过形成不同材质的沟道材料层，以使得基于这些沟道材料层所形成的第一鳍部包括的沟道层与第二鳍部包括的沟道层的材质不同。上述不同层的牺牲材料层的材质可以相同，以便于后续在同一操作步骤中实现对不同牺牲层的绝缘处理和选择性刻蚀处理，简化半导体器件的制造过程。
80.在一些情况下，如图6所示，在所制造的半导体器件还包括浅槽隔离18的情况下，还可以采用化学气相沉积和刻蚀等工艺在基底11暴露在鳍状结构14之外的部分上形成浅槽隔离18。
81.如图7所示，对牺牲层进行绝缘处理，以形成牺牲隔离材料层19。具体的，可以根据牺牲层和牺牲隔离层191的材质确定进行绝缘处理所采用的处理方式。例如：在牺牲层的材质为锗、且牺牲隔离层的材质为氧化锗的情况下，可以对牺牲层进行氧化处理，以获得牺牲隔离材料层19。又例如：在牺牲层的材质为硅、且牺牲隔离层的材质为氮化硅的情况下，可以对牺牲层进行氮化处理。
82.上述对牺牲层进行绝缘处理的处理条件，可以根据实际需求进行设置，此处不做具体限定。例如：在采用快速热退火工艺且通过氧化的方式对牺牲层进行绝缘处理、以及牺牲层的材质为锗硅的情况下，上述绝缘处理的处理条件可以为：在氧气和/或臭氧的气氛中进行绝缘处理，并且氧化温度为600℃至1100℃。
83.如图8至图22所示，在基底11上形成第一晶体管、第二晶体管和牺牲隔离层191。第二晶体管形成在第一晶体管的上方，第二晶体管与第一晶体管的导电类型相反。第二晶体管和第一晶体管中的至少一者为环栅晶体管或鳍式场效应晶体管。第二晶体管包括的第二源区23和第二漏区24均至少部分形成在第一晶体管包括的第一沟道29的上方。牺牲隔离层191形成在第一沟道29与第二源区23、以及第一沟道29和第二漏区24之间。沿着第一沟道29的长度方向，牺牲隔离层191位于第一沟道29上方的部分与第一沟道29的边缘区域对齐。具体的，上述第一晶体管、第二晶体管和牺牲隔离层191的具体结构可以参考前文，此处不再赘述。
84.可以理解的是，上述第一晶体管包括的第一栅堆叠和第二晶体管包括的第二栅堆叠的形成工艺的不同，第一晶体管、第二晶体管、以及位于第一晶体管和第二晶体管的之间的牺牲隔离层的制造过程也不相同。
85.在一种示例中，在采用后栅工艺制造第一栅堆叠和第二栅堆叠的情况下，上述对
牺牲层进行绝缘处理，以形成牺牲隔离材料层后，上述半导体器件的制造方法包括以下步骤：
86.如图8中的(1)和(2)部分所示，在基底11上形成横跨鳍状结构的牺牲栅20和侧墙21。牺牲栅20和侧墙21位于鳍状结构顶部上的部分形成在第二鳍部具有的沟道形成区17上。侧墙21至少形成在牺牲栅20沿长度方向的两侧。
87.在实际的应用过程中，可以采用化学气相沉积等工艺，在鳍状结构和基底(或浅槽隔离)上沉积用于形成牺牲栅的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，以使得栅极材料的剩余部分的长度等于第二鳍部包括的沟道形成区的长度，获得牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。如图8中的(1)和(2)部分所示，在形成牺牲栅20后，可以采用上述方式在牺牲栅20的侧壁形成侧墙21。侧墙21可以沿牺牲栅20的长度方向仅分布在牺牲栅20的两侧。或者，侧墙可以围绕在牺牲栅的侧壁上。侧墙的材质可以参考前文。
88.如图9中的(1)和(2)部分所示，形成覆盖在侧墙21沿宽度方向的侧壁上的掩膜层22。第二鳍部包括的沟道层121位于被掩膜层22覆盖的部分用于制造第二源区和第二漏区。
89.具体的，上述掩膜层的形成方式可以参考前文所述的牺牲栅的形成方式，此处不再赘述。该掩膜层可以为光刻胶层、旋涂碳层、氮化硅掩模层或氧化硅掩模层等。
90.如图10所示，在牺牲栅20、侧墙21和掩膜层22的掩膜作用下，对第二鳍部包括的沟道层121进行选择性刻蚀，并去除牺牲隔离材料层19位于源/漏形成区上方的部分。源/漏形成区与第一晶体管包括的第一源区和第一漏区所在的区域对应。
91.示例性的，以第一晶体管和第二晶体管均为环栅晶体管为例对该操作步骤的具体操作过程进行说明：若第二沟道仅包括一层纳米线或片，则第二鳍部仅包括一层沟道层。基于此，可以在牺牲栅、侧墙和掩膜层的掩膜作用下，采用湿法或干法刻蚀工艺对该沟道层进行选择性刻蚀，去除该沟道层位于源/漏形成区上方的部分。此时，位于该沟道层下方、且与该沟道层邻接的牺牲隔离层位于源/漏形成区上方的部分暴露在外。接着在上述沟道层的剩余部分的掩膜作用下，采用湿法或干法刻蚀工艺去除该牺牲隔离层位于源/漏形成区上方的部分。
92.若第二沟道包括至少两层纳米线或片，则第二鳍部包括至少两层沟道层。基于此，可以采用上述方式同时去除第二鳍部包括的所有沟道层位于源/漏形成区上方的部分。此时，牺牲隔离层位于源/漏形成区上方的部分被释放。然后可以采用上述方式同时去除牺牲隔离层位于源/漏形成区上方的部分。
93.需要说明的是，上述沟道层和牺牲隔离层位于源/漏形成区上方的部分的去除顺序可以根据实际需求进行设置。具体的，可以如前文所述先对沟道层位于源/漏形成区上方的部分进行选择性刻蚀，再对牺牲隔离层位于源/漏形成区上方的部分进行选择性刻蚀。或者，也可以先对牺牲隔离材料层位于源/漏形成区上方的部分进行选择性刻蚀，再对沟道层位于源/漏形成区上方的部分进行选择性刻蚀。
94.此外，在第二源区和第二漏区采用离子注入方式直接形成的情况下，在基底上形成横跨鳍状结构的牺牲栅和侧墙后，形成覆盖在侧墙沿宽度方向的侧壁上的掩膜层前，上述半导体器件的制造方法还包括步骤：采用离子注入工艺对第二鳍部包括的沟道层位于第一半导体区和第二半导体区的部分进行处理。并且，在该情况下，如图10和图17所示，在牺
牲栅20、侧墙21和掩膜层22的掩膜作用下，对第二鳍部包括的沟道层121进行选择性刻蚀，并去除牺牲隔离材料层19位于源/漏形成区上方的部分后，上述第二鳍部包括的沟道层121在第一半导体区15的剩余部分形成第二源区23、以及第二鳍部包括的沟道层121在第二半导体区16的剩余部分形成第二漏区24。
95.再者，如图22所示，在第一晶体管和第二晶体管均为鳍式场效应晶体管的情况下，在去除牺牲隔离材料层位于源/漏区上方的部分后，牺牲隔离材料层的剩余部分形成牺牲隔离层191。
96.如图11至图13所示，对第一鳍部包括的沟道层121位于第一半导体区和第二半导体区的部分进行处理，以获得第一晶体管包括的第一源区25和第一漏区26。
97.实际的应用过程中，可以采用离子注入工艺或采用刻蚀工艺和外延生长工艺，对第一鳍部包括的沟道层位于第一半导体区和第二半导体区的部分进行处理，以获得第一源区和第一漏区。换句话说，可以至少采用上述两种方式形成第一源区和第一漏区，以提高半导体器件的制造方法多样性。具体的，如图10所示，在对第二鳍部包括的沟道层121进行选择性刻蚀，并去除牺牲隔离材料层19位于源/漏形成区上方的部分后，可以采用离子注入工艺直接对第一鳍部包括的沟道层121位于第一半导体区15和第二半导体区16的部分进行离子注入处理，使得第一鳍部141包括的沟道层121位于第一半导体区15和第二半导体区16的部分形成第一源区25和第二漏区24。或者，如图11所示，在对第二鳍部包括的沟道层121进行选择性刻蚀，并去除牺牲隔离材料层19位于源/漏形成区上方的部分后，可以采用刻蚀工艺去除第一鳍部包括的沟道层121位于第一半导体区和第二半导体区内的部分；并在第一鳍部包括至少两层牺牲层的情况下，需要采用刻蚀工艺至少去除位于最底层牺牲隔离材料层19之外的，牺牲隔离材料层19位于第一鳍部包括的第一半导体区和第二半导体区内的部分。如图12所示，接着可以采用外延生长工艺至少在第一沟道沿长度方向的两侧形成用于制造第一源区和第一漏区的半导体材料。如图13所示，最后通过刻蚀工艺对上述半导体材料进行回刻，使得半导体材料剩余部分的顶部高度等于或略大于第一沟道的顶部高度。
98.然后，去除掩膜层。具体的，可以通过湿法刻蚀或干法刻蚀等方式去除上述掩膜层。
99.示例性的，若在形成掩膜层前未对第二鳍部包括的沟道层位于第一半导体区和第二半导体区的部分进行离子注入，则在去除掩膜层后，在进行后续操作前，上述半导体器件的制造方法还包括步骤：如图14所示，形成覆盖在第一源区25背离基底11的表面、以及覆盖在第一漏区26背离基底11的表面上的外延隔离层27。采用离子注入工艺或采用刻蚀工艺和外延生长工艺，对第二鳍部包括的沟道层在第一半导体区的剩余部分、以及第二鳍部包括的沟道层在第二半导体区的剩余部分进行处理，形成第二源区和第二漏区。
100.在实际的应用过程中，如图14所示，可以采用沉积和刻蚀工艺形成上述外延隔离层27。基于此，第二鳍部包括的沟道层121在第一半导体区和第二半导体区的剩余部分暴露在外，因此可以在外延隔离层27、牺牲栅20和侧墙21的阻挡作用下，采用离子注入工艺直接对第二鳍部包括的第一半导体区和第二半导体区进行离子注入处理，获得第二源区23和第二漏区24。或者，如图15所示，可以在外延隔离层27、牺牲栅20和侧墙21的掩膜作用下，采用刻蚀工艺去除第二鳍部包括的沟道层121在第一半导体区和第二半导体区的剩余部分。最后，如图16所示，采用外延生长工艺在第二沟道沿长度方向的两侧形成第二源区23和第二
漏区24。
101.值得注意的是，与采用刻蚀工艺和外延生长工艺相比，采用离子注入工艺形成上述第一源区、第一漏区、第二源区和第二漏区使得半导体器件的制造过程更为简便。而采用刻蚀工艺和外延生长工艺在第一沟道和第二沟道沿长度方向的两侧形成半导体材料，可以为第一沟道和第二沟道提供应力，利于提升第一沟道和第二沟道的载流子迁移率，进而可以提升半导体器件的驱动性能。
102.如图17所示，形成覆盖在基底11上的介电层28。介电层28的顶部与牺牲栅20的顶部平齐。
103.如图18所示，去除牺牲栅。具体的，可以采用干法或湿法工艺去除牺牲栅。
104.可以理解的是，第一晶体管和第二晶体管的器件类型的不同，第一栅堆叠和第二栅堆叠的形成过程也随之不同。下面分为以下两种情况对第一栅堆叠和第二栅堆叠的具体形成过程进行说明：
105.第一种：如图22所示，在第一晶体管和第二晶体管均为鳍式场效应晶体管的情况下，在去除牺牲栅后，上述半导体器件的制造方法包括步骤：形成第一晶体管包括的第一栅堆叠31和第二晶体管包括的第二栅堆叠32。可以理解的是，与环栅晶体管相比，鳍式场效应晶体管无需释放沟道，因此在去除牺牲栅后可在栅极形成区内直接形成第一栅堆叠31和第二栅堆叠32。
106.在实际的应用过程中，可以采用原子层沉积等工艺形成上述第一栅堆叠和第二栅堆叠。第一栅堆叠和第二栅堆叠的结构和材质可以参考前文。
107.第二种：在第一晶体管和/或第二晶体管为环栅晶体管的情况下，去除牺牲栅后，半导体器件的制造方法包括步骤：如图19所示，去除牺牲隔离材料层位于栅极形成区内的部分，使得牺牲隔离材料层的剩余部分形成牺牲隔离层191。上述栅极形成区与第一晶体管包括的第一栅堆叠和第二晶体管包括的第二栅堆叠所在的区域对应。如图20和图21所示，形成第一栅堆叠31和第二栅堆叠32。可以理解的是，如图20中的(1)和(2)部分所示，在第一晶体管和第二晶体管均为环栅晶体管，或者如图21中的(1)和(2)部分所示，第一晶体管和第二晶体管中一者为环栅晶体管的情况下，在形成第一栅堆叠31和第二栅堆叠32前，需要去除牺牲隔离材料层位于栅极形成区内的部分，以释放第一沟道29和/或第二沟道30，获得相邻纳米线或片之间的空隙。最后通过空隙形成第一栅堆叠31和第二栅堆叠32。
108.示例性的，在第一栅堆叠和第二栅堆叠的材质不完全相同的情况下，可以形成第一沟道和第二沟道的外周均形成第一栅堆叠的情况下，在栅极形成区的剩余空间内形成填充层，并对填充层进行回刻，以暴露出第二沟道、以及形成在第二沟道外周的第一栅堆叠。然后依次去除第二沟道外周的第一栅极和填充层。最后在第一沟道和第二沟道的外周均形成第二栅极，从而获得材质不完全相同的第一栅堆叠和第二栅堆叠。
109.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
110.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而
并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。