半导体结构的形成方法及半导体结构与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体结构的形成方法及半导体结构。


背景技术：

2.接触孔刻蚀是超大规模集成电路的关键技术，其中深宽比是半导体结构中的器件结构的重要参数之一。在半导体结构中已有很多器件结构具有高深宽比，由于器件结构的深宽比较大，其制程工艺比较复杂，具有高深宽比的孔的刻蚀工艺及其填充对器件的良率也有相当大的影响。例如，高深宽比(例如12：1以上)孔的开孔(open)过程，会由于其深宽比过大，容易出现底部不能充分刻蚀，造成底部开孔不充分的问题；同时，还容易出现底部过刻蚀情况，容易在接触孔底部两侧的金属垫之间形成金属桥接(bridge)，造成接触插塞在两个金属垫之间形成短路，导致器件失效。


技术实现要素：

3.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.本公开提供了一种半导体结构的形成方法及半导体结构。
5.本公开的第一方面提供了一种半导体结构的形成方法，所述半导体结构的形成方法包括：
6.提供衬底；
7.形成第一介质层，覆盖所述衬底的表面；
8.形成阻挡层，覆盖所述第一介质层的表面；
9.形成第二介质层，覆盖所述阻挡层的表面；
10.基于图形化的掩膜层依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质层，形成接触孔；
11.其中，在刻蚀过程中，所述阻挡层的刻蚀速率小于所述第二介质层的刻蚀速率。
12.在本公开的一个实施例中，所述第一介质层的厚度的大于所述第二介质层厚度的五分之一，且小于或等于所述第二介质层厚度的二分之一。
13.在本公开的一个实施例中，所述阻挡层的厚度的范围为10nm～30nm。
14.在本公开的一个实施例中，形成第二介质层包括：
15.在所述阻挡层的表面形成层间介质层，对所述层间介质层进行平坦化处理；
16.在平坦化后的所述层间介质层的表面形成修复层；其中，所述第二介质层包括所述层间介质层和所述修复层。
17.在本公开的一个实施例中，所述衬底包括多个接触垫，所述接触垫位于所述衬底的目标表面；
18.基于图形化的掩膜层依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质
层，形成接触孔，包括：
19.所述掩膜层定义第一图案，基于所述第一图案依次刻蚀所述第二介质层、所述阻挡层以及所述第一介质层，形成多个第一接触孔，每个所述第一接触孔暴露所述接触垫的顶面；其中，所述接触孔包括多个所述第一接触孔。
20.在本公开的一个实施例中，所述半导体结构的形成方法还包括：
21.在每个所述第一接触孔中填充第一导电材料，形成多个第一接触插塞。
22.在本公开的一个实施例中，所述衬底包括外围电路区以及与所述外围电路区相邻设置的有源器件区，在所述外围电路区形成第一接触孔，所述半导体结构的形成方法还包括：
23.在所述有源器件区的顶面形成所述第一介质层、所述阻挡层、所述第二介质层和所述掩膜层；其中，位于所述有源器件区的顶面上的所述掩膜层具有第二图案；
24.基于所述第二图案依次刻蚀所述第二介质层、所述阻挡层和所述第一介质层，形成至少一个第二接触孔，每个所述第二接触孔暴露部分所述有源器件区；其中，所述接触孔包括所述第一接触孔和所述第二接触孔。
25.在本公开的一个实施例中，所述半导体结构的形成方法还包括：
26.在所述第二接触孔中填充第二导电材料，形成第二接触插塞。
27.本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
28.衬底；
29.第一介质层，位于所述衬底的表面；
30.阻挡层，位于所述第一介质层的表面；
31.第二介质层，位于所述阻挡层的表面；
32.多个接触孔，每个所述接触孔贯穿所述第二介质层、所述阻挡层以及所述第一介质层。
33.在本公开的一个实施例中，所述衬底的目标表面设有多个接触垫，所述接触孔包括多个第一接触孔，每个所述第一接触孔贯穿所述第二介质层、所述阻挡层以及所述第一介质层，暴露所述接触垫的顶面。
34.在本公开的一个实施例中，所述半导体结构还包括：
35.第一接触插塞，位于所述第一接触孔中，所述第一接触插塞连接所述接触垫的顶面。
36.在本公开的一个实施例中，所述半导体结构还包括：
37.外围电路区，设置在所述衬底上，多个所述第一接触孔形成于所述外围电路区；
38.有源器件区，设置在所述衬底上并与所述外围电路区相邻设置，在所述有源器件区的顶面，由下至上依次层叠设置有所述第一介质层、所述阻挡层和所述第二介质层；
39.至少一个第二接触孔，贯穿所述第二介质层、所述阻挡层和所述第一介质层，暴露部分所述有源器件区；其中，所述接触孔包括所述第一接触孔和所述第二接触孔。
40.在本公开的一个实施例中，所述半导体结构还包括：
41.第二接触插塞，位于所述第二接触孔中，所述第二接触插塞的底部连接所述有源器件区。
42.在本公开的一个实施例中，所述第二介质层包括：
43.层间介质层，位于所述阻挡层的表面，位于所述有源器件区上方的所述层间介质层的表面与位于所述外围电路区上方的所述层间介质层的表面齐平；
44.修复层，位于所述层间介质层的表面。
45.在本公开的一个实施例中，位于所述阻挡层中的所述接触孔的开口尺寸小于位于所述第二介质层中的所述接触孔的开口尺寸。
46.本公开提供的半导体结构的形成方法及半导体结构中，在刻蚀过程中，使得阻挡层的刻蚀速率小于第二介质层的刻蚀速率，使得阻挡层与第二介质层具有一定的刻蚀选择比，以缩小接触孔在阻挡层中形成开口尺寸，进而调整后续接触孔在第一介质层的开口尺寸，从而解决接触孔的底部的关键尺寸变大的问题，形成比较符合设计要求的关键尺寸的接触孔。
47.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
48.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
49.图1是相关技术中的半导体结构的示意图。
50.图2是相关技术中的半导体结构的示意图。
51.图3是根据一示例性实施例示出的一种半导体结构的形成方法的流程图。
52.图4是根据另一示例性实施例示出的一种半导体结构的形成方法的流程图。
53.图5是根据一示例性实施例示出的半导体结构的形成方法中形成衬底和第一介质层后的示意图。
54.图6是根据一示例性实施例示出的半导体结构的形成方法中形成阻挡层后的示意图。
55.图7是根据一示例性实施例示出的半导体结构的形成方法中形成第二介质层后的示意图。
56.图8是根据一示例性实施例示出的半导体结构的形成方法中的形成图形化的掩膜层后的示意图。
57.图9是根据一示例性实施例示出的半导体结构的形成方法中形成第一接触孔的示意图。
58.图10是根据一示例性实施例示出的半导体结构的形成方法中形成第一接触插塞后的示意图。
59.图11是根据另一示例性实施例示出的一种半导体结构的形成方法的流程图。
60.图12是根据一示例性实施例示出的半导体结构的形成方法中提供的衬底的结构示意图。
61.图13是根据一示例性实施例示出的半导体结构的形成方法中形成第一介质层后的示意图。
62.图14是根据一示例性实施例示出的半导体结构的形成方法中形成阻挡层后的示
意图。
63.图15是根据一示例性实施例示出的半导体结构的形成方法中形成层间介质层后的示意图。
64.图16是根据一示例性实施例示出的半导体结构的形成方法中形成第二介质层的示意图。
65.图17是根据一示例性实施例示出的半导体结构的形成方法中的形成图形化的掩膜层后的示意图。
66.图18是根据一示例性实施例示出的半导体结构的形成方法中形成第一接触孔和第二接触孔后的示意图。
67.图19是根据一示例性实施例示出的半导体结构的形成方法中形成第一接触插塞和第二接触插塞后的示意图。
68.附图标记：
69.10、基底；100、衬底；110、接触垫；120、存储结构；130、半导体层；21、第一接触孔；22、第二接触孔；200、第一介质层；30、金属垫；300、阻挡层；41、第一接触插塞；42、第二接触插塞；400、第二介质层；410、层间介质层；420、修复层；500、掩膜层；510、硬掩膜层；520、抗反射涂层；530、光刻胶层；540、第一图案；550、第二图案；600、接触孔；610、第一接触孔；620、第二接触孔；700、第一接触插塞；800、第二接触插塞；a、有源器件区；b、外围电路区。
具体实施方式
70.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
71.如图1所示，示例性示出了相关技术中半导体结构中的接触孔的示意图，如图2所示，示例性示出了相关技术中半导体结构中的接触插塞的示意图。相关技术中，在形成高深宽比的接触孔的过程中，如图1所示，由于深宽比较高，随着刻蚀工艺的进行，第一接触孔21底部的关键尺寸(bottom cd)越来越小，如图1所示，第一接触孔21出现了刻蚀不足(not-open)的情况，使得第一接触孔21无法到达基底10的表面，后续形成的第一接触插塞41无法与金属垫30形成电连接。第二接触孔22底部的关键尺寸(bottom cd)还会出现偏差，导致第二接触孔22底部的关键尺寸过大，暴露出了位于第二接触孔22的左、右两边(参照图1中示出的方位)的金属垫30，如图2所示，在后续工艺形成的第二接触插塞42容易在两个相邻的金属垫30之间形成金属桥接(bridge)，会在金属垫30之间形成短路，导致器件失效。
72.为了解决上述技术问题，本公开示例性的实施例中提供一种半导体结构的形成方法及半导体结构，如图3所示，图3示出了根据本公开一示例性的实施例提供的半导体结构的形成方法的流程图。
73.本实施例对半导体结构不作限制，下面将以在半导体结构中形成高深宽比的接触孔为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其它的结构。图5-图10为半导体结构的形成方法的各个阶段的示意图，下面结合图5-图10对半导体
结构的形成方法进行介绍。
74.如图3所示，本公开一示例性的实施例提供的一种半导体结构的形成方法，包括如下的步骤：
75.步骤s310：提供衬底。
76.示例性的，如图5所示，衬底100作为存储器的支撑部件，用于支撑设在其上的其他部件，衬底100可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。为了应用于大规模数字集成电路制造，衬底100可以由硅材料制成。在衬底100内还可以包括晶体管字线(wordline)及位线(bitline)、若干浅沟槽隔离结构等(图中未示出)，衬底100中还可以包括下层互连线，例如多层互连中的下层互连线。
77.步骤s320：形成第一介质层，覆盖衬底的表面。
78.如图5所示，可以通过化学气相沉积、低压化学气相沉积、物理气相沉积等沉积工艺，在衬底100的表面上形成第一介质层200，第一介质层200覆盖在衬底100的表面。示例性的，第一介质层200的材料可以包括氧化硅、氮氧化硅、碳氮氧化硅中的至少一种。第一介质层200可以为单层膜结构，也可以是多层膜复合结构。可以根据后续工艺中形成的接触孔的高度或者其他膜层的高度，控制沉积第一介质层200的厚度h1(以图中示出的方位为准)，可以根据接触孔的深宽比，将第一介质层200的厚度h1控制在容易出现刻蚀不足的深度位置处，以在后续工艺中改善刻蚀不足的问题。例如第一介质层200的厚度h1控制在100nm～500nm的范围内。示例性的，第一介质层200的厚度h1为200nm、或者300nm、或者500nm。
79.步骤s330：形成阻挡层，覆盖第一介质层的表面。
80.如图6所示，可以在第一介质层200的表面上形成阻挡层300，阻挡层300连续覆盖在第一介质层200的表面，为了提高阻挡层300在后续形成接触孔的工艺过程中，对接触孔在第一介质层200表面的开口起到调整作用，可以选择致密度和硬度高于后续形成的第二介质层的致密度和硬度的材料来制备阻挡层300，在一个示例中，阻挡层300的材料例如为氮化物，例如氮化硅。
81.步骤s340：形成第二介质层，覆盖阻挡层的表面。
82.如图7所示，为了形成高深宽比的孔，在阻挡层300的表面继续沉积第二介质层400，第二介质层400连续覆盖在阻挡层300的表面，以为后续形成高深宽比的孔做准备。示例性的，第二介质层400可以采用常用的氧化物材料和沉积工艺来制备。其中，沉积工艺可以采用原子层沉积(atomic layer deposition，简称ald)、化学气相沉积(chemical vapor deposition，简称cvd)等。第二介质层400的材料可以与第一介质层200的材料相同，示例性的，第二介质层400的材料为氧化物，例如氧化硅。
83.如图7所示，第二介质层400的厚度h3(以图中示出的方位为准)可以根据最终形成的接触孔的高度和/或第一介质层200的厚度进行沉积，为了能够保证后续工艺中形成高深宽比(12:1以上)的接触孔，例如深宽比为18:1的接触孔，可以对沉积的第二介质层400的厚度h3进行控制，例如第二介质层400的厚度控制在1000nm～1500nm的范围内，示例性的，第二介质层400的厚度h3为1000nm、或者1250nm、或者1300nm、或者1400nm、或者1500等，在此不做具体限制。
84.示例性的，第二介质层可以为单层膜结构，也可以是是多层膜复合结构。
85.步骤s350：基于图形化的掩膜层依次刻蚀第二介质层、阻挡层以及第一介质层，形
成接触孔，其中，在刻蚀过程中，阻挡层的刻蚀速率小于第二介质层的刻蚀速率。
86.如图8所示，可以通过常规的旋涂、曝光、显影等制作工艺在第二介质层400的表面，形成图形化的掩膜层500，图形化的掩膜层500具有多个开口。多个开口定义的位置与后续形成的接触孔的目标位置对应。示例性的，如图8和图9所示，可以采用等离子刻蚀工艺，基于多个开口依次刻蚀第二介质层400、阻挡层300和第一介质层200，形成接触孔600，每个接触孔600贯穿第二介质层400、阻挡层300和第一介质层200的厚度，从而在衬底上形成多个深宽比较高的接触孔。最后，去除掩膜层500。
87.示例性的，在依次对第二介质层400、阻挡层300和第一介质层200进行刻蚀时，可以采用同一刻蚀工艺，例如采用相同等离子浓度进行刻蚀。
88.如图9所示，在阻挡层300的制备材料的选择上，可以选择致密度和硬度高于第二介质层400的致密度和硬度的材料，从而在刻蚀过程中，可以使得阻挡层300的刻蚀速率适当小于第二介质层400的刻蚀速率，以在形成接触孔600的过程中，阻挡层300的去除速率小于第二介质层400的去除速率，从而自然地缩小接触孔600在阻挡层300中形成的开口尺寸d1，进而调整后续接触孔在第一介质层200的开口尺寸d2，以限定接触孔600的底部关键尺寸的大小符合设计要求，防止接触孔的底部尺寸出现偏大的现象，进而有效防止后续形成的接触插塞出现桥接问题。
89.本公开一示例性的实施例提供了一种半导体结构的形成方法，本实施例的半导体结构的形成方法的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，半导体结构的形成方法中，第一介质层的厚度的大于第二介质层厚度的五分之一，且小于或等于第二介质层厚度的二分之一。
90.在该实施例中，如图7所示，可以利用第一介质层200厚度h1(以图中示出的方位为准)与第二介质层400的厚度h3(以图中示出的方位为准)之间的关系，以在后续工艺中改善或者消除接触孔刻蚀不足的问题，可以对沉积的第一介质层200的厚度h1，以及第二介质层400的厚度h3分别进行控制，使得第一介质层200的厚度h1大于第二介质层400的厚度h3的五分之一，且小于或等于第二介质层400的厚度h3的二分之一，即h3*1/5＜h1≤h3*1/2。
91.在本实施例中，第一介质层200的厚度h1，可以根据第二介质层400的厚度h3进行沉积，第二介质层400的厚度h3，同样也可以根据第一介质层200的厚度h1进行沉积，两者的厚度之间关系对接触孔刻蚀会产生影响，例如，第一介质层200的厚度h1太薄，后续在第二介质层400中形成的部分接触孔可能会存在刻蚀不足的问题；如果第一介质层200的厚度h1太厚，后续在第一介质层200中形成的部分接触孔也可能会存在刻蚀不足的问题，因此需要对二者的厚度关系进行控制，以避免刻蚀不足的问题。
92.本公开一示例性的实施例提供了一种半导体结构的形成方法，本实施例的半导体结构的形成方法的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，半导体结构的形成方法中，阻挡层的厚度的范围可以控制在10nm～30nm之间。
93.如图9所示，阻挡层300的厚度h2(以图中示出的方位为准)不宜过厚，也不宜过薄。如果阻挡层300的厚度h2过厚，会导致接触孔600在阻挡层300中形成的开口尺寸d1过小，进而可能会导致第一介质层200的开口尺寸d2过小，从而导致接触孔600出现刻蚀不足的现象；如果阻挡层300的厚度h2过薄时，阻挡层300在后续形成接触孔600的工艺过程中消耗过快，导致无法达到调整第一介质层200的开口尺寸d2的目的，从而无法解决接触孔底部关键
尺寸变大的问题。因此，本实施例中，阻挡层300的厚度h2的范围可以控制在10nm～30nm之间，示例性的，阻挡层300的厚度h2可以为10nm、或者15nm、或者18nm、或者30nm，在此不做具体限制。
94.如图4所示，图4示出了根据本公开一示例性的实施例提供的半导体结构的形成方法的流程图。图5-图10为半导体结构的形成方法的各个阶段的示意图，下面结合图5-图10对半导体结构的形成方法进行介绍。
95.如图4所示，本公开一示例性的实施例提供的一种半导体结构的形成方法，包括如下的步骤：
96.步骤s410：提供衬底，衬底包括接触垫，接触垫位于衬底的目标表面。
97.在该实施例中，如图5所示，位于衬底100的表面还设置有多个接触垫110，接触垫110可以为存储器件结构对应的接触部，存储器件结构可以通过接触垫电耦接至其下的有源区(图中未示出)。示例性的，多个接触垫110间隔分布，接触垫位于衬底100的目标表面上，目标表面可以是与后续工艺中形成的目标结构的接触窗区域，例如，可以为形成的接触孔的底部关键尺寸对应的区域。
98.步骤s420：形成第一介质层，覆盖衬底和接触垫的表面。
99.如图5所示，接触垫110的顶面可以与衬底100的表面保持齐平，衬底100的表面可以通过化学气相沉积工艺在衬底100的表面以及接触垫110的顶面形成第一介质层200，其中形成第一介质层200的工艺过程与上述实施例步骤s220的实现方式相同，在此，不再赘述。
100.步骤s430：形成阻挡层，覆盖第一介质层的表面。
101.本实施例的步骤s430和上述实施例步骤s330的实现方式相同，在此，不再赘述。
102.步骤s440：形成第二介质层，覆盖阻挡层的表面。
103.如图7所示，第二介质层400例如为多层膜结构，可以包括层间介质层410和修复层420，可先沉积预设厚度的层间介质层410，示例性的，层间介质层410的厚度为1000nm。层间介质层410的表面可能会出现不平整的现象，可以利用如化学机械研磨或机械研磨的平坦化操作，对层间介质层410的表面进行移除，提高层间介质层410的表面的平整度；并且，在平坦化后的层间介质层410的表面沉积修复层420，以修复前道工序对层间介质层410的表面造成的刮痕。示例性的，修复层420的厚度例如可以为350nm。
104.步骤s450：掩膜层定义了第一图案，基于第一图案依次刻蚀第二介质层、阻挡层以及第一介质层，形成多个第一接触孔，每个第一接触孔暴露衬底的目标表面；其中，接触孔包括多个第一接触孔。
105.如图8所示，形成图形化的掩膜层500的步骤如下：可以在修复层420的表面形成具有一定厚度的硬掩模层510，然后，可以在硬掩模层510的表面涂布抗反射涂层520，以增加光刻的效用；接着，在抗反射涂层520的表面通过旋涂工艺形成光刻胶层530；再利用曝光、显影等工艺在光刻胶层530中形成多个开口构成第一图案540，其中，图形化的掩膜层500由硬掩模层510、抗反射涂层520、光刻胶层530以及第一图案540构成，结合图8和图9所示，沿第一图案540依次刻蚀修复层420、层间介质层410、阻挡层300以及第一介质层200，露出位于衬底100目标表面的接触垫110的顶面，从而在衬底100上形成多个第一接触孔610，其中，接触孔600包括多个第一接触孔610，每个第一接触孔610暴露接触垫110的部分或者全部顶
面。然后，去除掩膜层500。
106.如图9所示，第一接触孔610在第二介质层400中的底部的开口尺寸记为d3，第一接触孔610在阻挡层300中的开口尺寸为d1，在刻蚀第一接触孔610的工艺过程中，阻挡层300的去除速率小于第二介质层400的去除速率，从而在刻蚀工艺中，随着刻蚀工艺的进行，自然地，第一接触孔610在阻挡层300中形成了小于开口尺寸d3的开口。
107.如图9所示，第一接触孔610在阻挡层300中的开口具有倾斜的侧壁，从而缩小了第一接触孔610在第二介质层400中的底部关键尺寸，顺着阻挡层300中的开口继续刻蚀，进而缩小了第一接触孔610在第一介质层200的表面形成的开口(即开口尺寸d2)，使得开口尺寸d2小于开口尺寸d1，从而控制了最终形成的第一接触孔610的底部的关键尺寸的大小，解决了接触孔的底部关键尺寸变大的问题。
108.在该实施例中，如图9所示，在形成第一接触孔610的过程中，利用阻挡层300缩小第一接触孔610在第一介质层200的表面形成的开口尺寸，从而防止后续形成的接触孔的底部尺寸出现偏大的现象，从而有效防止后续形成的接触插塞出现桥接问题。
109.步骤s460：在每个第一接触孔中填充第一导电材料，形成多个第一接触插塞。
110.在该步骤中，结合图9和图10所示，可以通过化学气相沉积或其他适合的沉积方法，在第一接触孔610中沉积第一导电材料，直至填满第一接触孔610。在一示例中，第一导电材料为金属材料，例如金属钨、氮化钛、钛等。后续可进行如化学机械研磨或机械研磨的平坦化操作，对多余的第一导电材料进行移除，从而形成与第一接触孔610的顶部齐平的第一接触插塞700，如图9和图10所示，多个第一接触孔610中均形成了第一接触插塞700，由于第一接触孔610具有高深宽比，因此形成了具有高深宽比的第一接触插塞700，第一接触插塞700与接触垫110连接，可以用来连接至晶体管的源极和漏极区以及栅极。
111.如图11所示，图11示出了根据本公开另一示例性的实施例提供的半导体结构的形成方法的流程图。图12-图19为半导体结构的形成方法的各个阶段的示意图，下面结合图12-图19对半导体结构的形成方法进行介绍。
112.如图11所示，半导体结构的形成方法可以包括如下的步骤：
113.步骤s510：提供衬底，衬底设置有外围电路区以及与外围电路区相邻设置的有源器件区。
114.如图12所示，在衬底100可以划分有源器件区a和外围电路区b，其中，有源器件区a可以用于存储数据，外围电路区b用于控制存储数据的输入和输出，有源器件区a位于外围电路区b的旁边相邻的区域，有源器件区a与外围电路区b连接形成电互连。
115.在该实施例中，如图12所示，有源器件区a包括位于衬底100上的存储结构120，以及位于存储结构120表面的半导体层130，同时多个接触垫110设置在外围电路区b中。其中，如图12所示，半导体层130可以整体覆盖在存储结构120表面上，并填满存储结构120之间的空隙，存储结构120例如可以为电容结构，其中电容结构包含下电极、电介质、上电极结构。半导体层130的材料例如包含多晶硅、或锗化硅等半导体材质。在一示例中，可以将电容结构的上电极向上延伸形成半导体层。
116.步骤s520：在外围电路区的顶面和外围电路区的顶面上形成第一介质层。
117.如图13所示，在衬底100的整个表面上形成第一介质层200，第一介质层200覆盖在有源器件区a的半导体层130的表面、半导体层130的侧面、以及外围电路区b的顶面上，同时
第一介质层200还覆盖在接触垫110的顶面上。可以在有源器件区a的顶面和外围电路区b的顶面形成相同或者不同厚度的第一介质层200。比如，参照图13，位于有源器件区a上覆盖的第一介质层200的厚度，小于或等于外围电路区b上面覆盖的第一介质层200的厚度。
118.步骤s530：形成阻挡层，覆盖位于有源器件区顶面以及外围电路区的顶面的第一介质层的表面。
119.如图14所示，阻挡层300连续覆盖在有源器件区a顶面以及有源器件区a侧面上的第一介质层200的表面，同时还覆盖在外围电路区b上的第一介质层200的表面上，以在后续工艺中缩小接触孔在第一介质层200的表面形成的开口尺寸。
120.步骤s540：形成第二介质层，覆盖有源器件区的顶面和外围电路区的顶面上的阻挡层的表面。
121.如图15所示，可以先在阻挡层300的表面沉积层间介质层410，层间介质层410覆盖位于有源器件区a的顶面的阻挡层300的表面上，同时层间介质层410还覆盖位于外围电路区b的阻挡层300的表面上向上延伸预设厚度，沉积在外围电路区b上的层间介质层410的厚度大于位于有源器件区a上的层间介质层410的厚度。在一示例中，位于外围电路区b上的层间介质层的厚度范围为1000～1500nm，示例性的，位于外围电路区b上的层间介质层的厚度为1000nm、或者1200nm、或者1300nm、或者1500nm，在此不做具体限制。层间介质层的材料例如为氧化物。
122.如图15所示，位于外围电路区b的层间介质层410的表面，与位于有源器件区a的层间介质层410的表面可能会出现高低不平的现象，接着，可以利用化学机械抛光(chemical mechanical polishing，cmp)对层间介质层410进行平坦化处理，使得位于外围电路区b的层间介质层410的表面，与位于有源器件区a的层间介质层410的表面齐平，如图16所示，然后，在平坦化后的层间介质层410的表面沉积修复层420，以修复和消除前道工艺cmp对层间介质层410表面造成刮痕，层间介质层410和修复层420共同构成第二介质层400。
123.在一示例中，修复层的材料例如为氧化物，修复层的厚度例如为300～400nm，示例性的，修复层的厚度为300nm、或者350nm、或者400nm，在此不做具体限制。
124.步骤s550：形成图形化的掩膜层，覆盖有源器件区和外围电路区上的阻挡层的表面，其中，掩膜层定义第一图案和第二图案。
125.如图17所示，可以同时在有源器件区a的顶面上以及外围电路区b的顶面上形成图形化的掩膜层500，即在外围电路区b以及有源器件区a上的修复层420上，形成图形化的掩膜层500，图形化的掩膜层500由硬掩模层510、抗反射涂层520、光刻胶层530、第一图案540和第二图案550构成。其中，第一图案540位于外围电路区b的顶面上，第二图案550位于有源器件区a的顶面上。第一图案540和第二图案550均为多个开口，在此不做具体限制。示例性的，如图17所示，示例性示出了第一图案540具有三个开口，第二图案550具有一个开口，以在后续工艺中分别在有源器件区a以及外围电路区b上形成接触孔。
126.步骤s560：基于第一图案在外围电路区上形成多个第一接触孔，基于第二图案在有源器件区上形成至少一个第二接触孔，接触孔包括第一接触孔和第二接触孔。
127.结合图17和图18所示，在外围电路区b上方，基于第一图案540由上至下依次刻蚀修复层420、层间介质层410，阻挡层300以及第一介质层200，直至暴露出接触垫110的顶面停止刻蚀，从而在外围电路区b上形成了多个深宽比较高的第一接触孔610，每个第一接触
孔610暴露接触垫110的顶面。在刻蚀第一接触孔610的同时，同步在有源器件区a上，基于第二图案550由上至下依次刻蚀修复层420、层间介质层410、阻挡层300以及第一介质层200，暴露出部分有源器件区a的半导体层130，从而在有源器件区a上形成了第二接触孔620。然后，去除有源器件区a和外围电路区b上的掩膜层500。接触孔600包括第一接触孔610和第二接触孔620。该步骤中，可以同步在有源器件区a和外围电路区b上分别可以形成多个接触孔，节约半导体结构的制作工艺步骤和时间成本。
128.步骤s570：在每个第一接触孔中填充第一导电材料，形成多个第一接触插塞，在第二接触孔中填充第二导电材料，形成第二接触插塞。
129.如图18和图19所示，在去除掩膜层后，可以通过沉积工艺在多个第一接触孔610中填充第一导电材料，以在外围电路区b上形成多个第一接触插塞700，第一接触插塞700与接触垫110连接。同时在位于有源器件区a上的第二接触孔620中填充第二导电材料，形成第二接触插塞800，第二接触插塞800与有源器件连接，以在后续工艺中与其他结构形成电互连。其中，第一导电材料与第二导电材料可以为同一金属材料，例如第一导电材料与第二导电材料都为金属钨。
130.如图9所示，本公开一示例性的实施例提供的一种半导体结构，该半导体结构包括：
131.衬底100；
132.第一介质层200，位于衬底100的表面；
133.阻挡层300，位于第一介质层200的表面；
134.第二介质层400，位于阻挡层300的表面；
135.多个接触孔600，每个接触孔600贯穿第二介质层、阻挡层以及第一介质层。
136.在一示例性实施例中，如图9所示，衬底的表面设有多个接触垫110，接触孔600包括多个第一接触孔610，每个第一接触孔610贯穿第二介质层400、阻挡层300以及第一介质层200，暴露衬底100的接触垫110的顶面。示例性的，第一接触孔610暴露接触垫110的部分顶面或全部顶面。
137.如图10所示，本公开一示例性的实施例提供了一种半导体结构，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，半导体结构还包括：第一接触插塞700。结合图9和图10所示，第一接触插塞700位于第一接触孔610中，第一接触插塞700连接接触垫110的顶面。
138.如图18所示，本公开一示例性的实施例提供了一种半导体结构，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，半导体结构还包括：外围电路区b，设置在衬底100上，其中，多个第一接触孔610形成于外围电路区b中；在衬底100上与外围电路区b相邻位置处还设置有源器件区a，在有源器件区a的顶面上由下至上依次层叠设置有第一介质层200、阻挡层300和第二介质层400；在有源器件区a上设有至少一个第二接触孔620，第二接触孔620贯穿第二介质层400、阻挡层300和第一介质层200，暴露部分有源器件区a，接触孔600包括多个第一接触孔610和至少一个第二接触孔620。
139.如图19所示，本公开一示例性的实施例提供了一种半导体结构，本实施例的半导体结构的大部分内容和上述实施例相同，本实施例与上述实施例之间的区别之处在于，半
导体结构还包括：第二接触插塞800。结合图18和图19所示，第二接触插塞800位于第二接触孔620中，第二接触插塞800的底部连接有源器件区a上的有源器件，以在后续工艺中与其他结构形成电互连。
140.在一示例性实施例中，如图18所示，第二介质层400包括层间介质层410和修复层420：其中，层间介质层410位于阻挡层300的表面。如图18所示，位于有源器件区a上方的层间介质层410的表面，与位于外围电路区b上方的层间介质层410的表面齐平。在层间介质层410的表面设置有修复层420，以提高第二介质层400表面的平整度。
141.在一示例性实施例中，如图9所示，位于阻挡层300中的接触孔600的开口尺寸小于位于第二介质层400中的接触孔600的开口尺寸。参阅附图9，位于阻挡层300中的接触孔600的开口尺寸为d1，位于第二介质层400中的接触孔600的开口尺寸为d3，d1小于d3，从而控制最终形成的接触孔600的底部的关键尺寸的大小，解决接触孔的底部关键尺寸变大的问题，有效防止后续形成的接触插塞出现桥接问题。
142.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
143.在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
144.在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
145.在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
146.可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
147.在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
148.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。