一种化学机械研磨的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种化学机械研磨的方法。
【背景技术】
[0002]随着半导体集成电路(IC)工业技术日益的成熟，超大规模的集成电路的迅速发展，器件尺寸越来越小，芯片的集成度越来越高。因器件的高密度，小尺寸的要求对半导体工艺影响也日益突出。IC集成度不断的增大需要器件尺寸持续按比例缩小，然而电器的工作电压有时维持不变，使得实际金属氧化物半导体(MOS)器件产生较高的电源消耗。多晶硅和二氧化硅通常被用于形成MOS晶体管的栅极和层间介质。
[0003]随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅极泄漏增大以及多晶硅栅极出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，采用金属栅极材料代替传统的多晶硅材料，高k电介质代替氧化层材料，即采用高k电介质/金属栅极(HK/MG)结构代替栅氧化层/虚拟多晶硅栅极结构，以避免由多晶硅虚拟栅极引起的多晶硅耗尽效应、掺杂硼原子扩散和较高的栅极漏电流等问题。
[0004]对于更先进的技术节点而言，高k电介质/金属栅极(HK/MG)已被广泛的应用，通常，使用铝来作为金属栅极。在铝金属栅极制造工艺中，铝金属栅极的化学机械研磨(CMP)是半导体器件制造工艺的关键步骤之一。然而，在铝金属是一种材质较软的材料，在经过化学抛光和机械抛光的工艺之后会很容易在铝金属栅极上出现划痕(scratch)。在铝金属栅极表面形成的划痕，将影响半导体器件的性能和可靠性。
[0005]在现有技术中，在使用化学机械研磨工艺处理铝金属栅极之后，在铝金属栅极的表面形成两种划痕:第一种是较大的划痕，划痕的长度大于5微米且贯穿整合晶片，部分的划痕的长度大于10微米，如图1A所示，在执行CMP的第一步骤之后形成这些划痕的，所述第一步骤采用硬研磨垫(hard pad),坚硬的硬研磨垫使得晶片的表面形成大的划痕。另一种是微小的划痕，划痕的长度小于5微米，如图1B所示，在执行CMP的最后步骤之后形成这些划痕的，所述最后的步骤采用软研磨垫(soft pad),微小的划痕由一些研磨副产物形成，所述副产物主要包括氢氧化铝(Al (OH) 3)
[0006]因此，需要了一种新的化学机械研磨的方法，以减少在铝金属栅极表面形成的较大的划痕和微小的划痕。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了解决现有技术中存在的问题，本发明提出了一种化学机械研磨的方法，包括:步骤a，提供半导体衬底，所述半导体衬底上形成有金属栅极；步骤b，将所述半导体衬底置于第一研磨垫上进行研磨，所述第一研磨垫为硬研磨垫，经所述第一研磨垫研磨之后剩余的金属栅极的厚度范围为500埃至1000埃；步骤C，将所述半导体衬底置于第二研磨垫上进行研磨，所述第二研磨垫为软研磨垫，所述第二研磨垫和所述半导体衬底之间的压强范围为0.5PSI至0.8PSI，所述第二研磨垫的旋转速度为IlOrpm至150rmp，以减少微小的划痕。
[0009]优选地，所述金属栅极的材料为金属铝。
[0010]优选地，调整所述步骤b和所述步骤c的研磨量以减少在金属栅极表面形成的较大的划痕。
[0011]优选地，所述较大的划痕大于5微米，所述微小的划痕小于5微米。
[0012]优选地，所述步骤c修正在所述金属栅极表面形成的较大的划痕。
[0013]优选地，所述步骤c用于减少副产物对所述金属栅极表面平坦化的影响。
[0014]优选地，所述副产物主要为氢氧化铝。
[0015]优选地，所述金属栅极与半导体衬底之间还形成有高K介电层。
[0016]综上所示，根据本发明的CMP方法可以获得划痕较少的金属栅极结构，根据本发明制造的金属栅极结构与根据现有的方法制作的金属栅极结构的表面相比减少了 80%至90%的较大划痕，减少了 50%的微小划痕(所述微小划痕的长度大于0.5微米)，以进一步提高了半导体器件的性能和产量。
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0018]图1A-1B为根据现有CMP技术在铝金属栅极表面形成的划痕的示意图；
[0019]图2A-2B为没有采用本发明的CMP技术在铝金属栅极表面形成的划痕的示意图；
[0020]图3A-3B为根据本发明一个实施方式在铝金属栅极表面形成的划痕的示意图；
[0021]图4为根据本发明一个实施方式对铝金属栅极进行CMP的工艺流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0024]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0026]为了减少在铝金属栅极表面形成的划痕，本发明提出了一种CMP的方法。参照图4，示出了根据本发明一个实施方式对铝金属栅极进行CMP的工艺流程图。
[0027]在步骤401中，形成具有Al金属栅极结构的半导体器件，具体的步骤为:首先，在衬底上形成伪栅极，并且然后在衬底中形成源极/漏极区域。之后，在整个衬底之上形成层间电介质(ILD)层，并且使层102平坦化以露出伪栅极。其后，去除伪栅极，从而在ILD层中形成凹槽。
[0028]接下来，沉积具有高K介电常数的材料，从而在凹槽中形成栅极绝缘层。在栅极绝缘层上沉积阻挡层。阻挡层可以用来防止后续要形成于其上的材料