通孔结构、存储器阵列、三维电阻式存储器与其形成方法
【专利说明】通孔结构、存储器阵列、三维电阻式存储器与其形成方法
[0001]相关申请案互相参照
[0002]本申请案主张在2013年11月8日提申的美国临时专利申请案第61/901，441号以及2014年9月17日提申的美国专利申请案第14/488,300号的优先权。上述美国临时专利申请案以及美国专利申请案的全文以引用方式并入本文参考并作为本说明书的一部分。
技术领域
[0003]本发明涉及一种通孔结构、一种存储器阵列结构、一种三维电阻式存储器与其形成方法。
【背景技术】
[0004]基于半导体技术发展的存储器装置，例如动态随机存取存储器(dynamic randomaccess memory, DRAM)、静态随机存取存储器(static random access memory, SRAM)与非挥发性存储器(non-volatile memory)，在现今的半导体产业中扮演重要角色。这些存储器广泛应用于个人电脑、移动电话与网络，并且成为我们日常生活中最不可或缺的电子产品之一O
[0005]随着消耗性电子产品及系统产品的普及，对于具有低功率消耗、低成本、高存取速度、小体积及高效能的存储器的需求已急剧增加。对存储电荷或磁化(magnetizat1n)而言，通过改变可变电阻层的电阻值来记录数值是相当有前景的一种取代方案。
[0006]由于电阻式随机存取存储器(resistive random access memory, RRAM)的耐久切换特性高且比闪存存储器(Flash)消耗的电压低(〈5V)，故电阻式随机存取存储器最近已逐渐大量普及化。由于RRAM的结构相对简单且与前端制作工艺解親(decoupling)，故RRAM也可在较低预算下比NAND闪存存储器更集成化。然而，NAND技术已进展为位成本可扩充(bit_cost_scalable，BICS)方法学，而可以最小成本建构3D多层结构。为了使RRAM在符合成本的情况下完成此形式的NAND闪存存储器，也必须能够以类似方式建构RRAM。因为在NAND闪存存储器的程序化通常所需的高电压(约10?20V)下，RRAM并不需要升压(charge pumping)用的额外芯片区域，所以BICS型态的RRAM最终将因高密度存储器而有优势。
【发明内容】
[0007]本发明的目的在于提供一种通孔结构、一种存储器阵列结构、一种三维电阻式存储器与其形成方法。本发明的方法制作简单，容易作出高密度的电阻式存储器元件。
[0008]为达上述目的，本发明的一示范实施例包括一种三维电阻存储器，其中包含堆叠层、至少一 L形可变电阻间隙壁与第一电极层。「可变电阻」被认为是指基于内部迀移(internal migrat1n)(例如氧空缺(oxygen vacancies)或金属阳离子)而能够呈现不同电阻状态的材料。除了电阻改变之外，间隙壁材料能够进行电荷捕捉(charge trapping)或存储铁电极化(storing ferroelectric polarizat1n)。堆叠层包含配置于基底上的至少一导电层与至少一绝缘层且具有至少一开口。介电层位于开口中、覆盖开口的一侧壁且裸露出开口的另一侧壁。在开口的至少一部分侧壁上配置至少一L形可变电阻间隙壁。第一电极层填充开口的剩余部分。
[0009]本发明的一示范实施例包括一种形成三维电阻存储器的方法，其包含:提供堆叠层，所述堆叠层具有至少一开口，其中介电层位于开口中、覆盖开口的一侧壁且裸露出开口的另一侧壁；在开口的至少一部分侧壁上形成至少一 L形可变电阻间隙壁；以及以第一电极层填充开口的剩余部分。
[0010]本发明的一示范实施例包括一种通孔结构，其经形成以与堆叠层相邻，堆叠层包括至少一水平金属层与至少一绝缘层，通孔结构包含覆盖开口的侧壁的至少一 L形氧化间隙壁、覆盖L形氧化间隙壁的非L形金属间隙壁、以及填充开口的剩余体积的导电层。
[0011]本发明的一示范实施例包括一种具有所述通孔结构的存储器阵列结构，其中具有与通孔结构的侧壁接触的至少两条水平金属线，且水平金属线处于相同平面上。
[0012]本发明的一示范实施例包括一种具有所述通孔结构的存储器阵列结构，其中具有与通孔结构的侧壁接触的至少两条水平金属线，且水平金属线垂直地堆叠并由介电材料分隔。
[0013]基于上述，本发明的方法移除开口底部的氧化物，使填入开口的金属能直接接触到下层W导电插塞，且下层W导电插塞位于晶体管扩散区域上。本发明的方法简易且能够与现有存储器制作工艺相容。此外，本发明的结构可将有效位尺寸(effective bit size)减少至3F2/N，其中F为半个间距(half-pitch)，N是位线层数目，以大幅提升元件密度，降低成本，提高竞争力。
[0014]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
【附图说明】
[0015]图1A至图1G为一示范实施例绘示的三维电阻式存储器的形成方法的剖面示意图；
[0016]图2为另一示范实施例绘示的三维电阻式存储器的剖面示意图；
[0017]图3为又一示范实施例绘示的三维电阻式存储器的剖面示意图；
[0018]图4为再一示范实施例绘示的三维电阻式存储器的剖面示意图；
[0019]图5为另一示范实施例绘示的三维电阻式存储器的剖面示意图；
[0020]图6为一示范实施例绘示的三维电阻式存储器的上视图；
[0021]图7为另一示范实施例绘示的三维电阻式存储器的上视图；
[0022]图8为一示范实施例将两条水平金属线搭接至位于水平金属线上方的铜线的上视图；
[0023]图9为另一示范实施例将条两水平金属线搭接至位于水平金属线上方的铜线的上视图；
[0024]图10为将插塞连接至不同深度的着陆区(landing areas)的上视图；
[0025]图11为一示范实施例绘示的三维电阻式存储器的上视图；
[0026]图12为沿着图11的1-1线所绘示的剖面示意图；
[0027]图13为依据另一示范实施例绘示的三维电阻式存储器的上视图；
[0028]图14为沿着图13的I1-1I线所绘示的剖面示意图；
[0029]图15为一示范实施例绘示的自行对准(self-aligned)通孔图案化方案的示意图。
[0030]符号说明
[0031]10、20、30、40、50:三维电阻式存储器
[0032]100:基底
[0033]101:材料层
[0034]102:导电插塞
[0035]104:绝缘层
[0036]106、120、216、316:电极层
[0037]106a:底部阻障层
[0038]106b:金属层
[0039]106c:顶部阻障层
[0040]106-1、106-2:水平金属线
[0041]107:开口
[0042]108,208,308:堆叠层
[0043]110:堆叠结构
[0044]112、112a:介电层
[0045]113:金属氧化层
[0046]114:第一可变电阻层
[0047]116:第二可变电阻层
[0048]118:保护层
[0049]114a:第一 L形可变电阻间隙壁
[0050]116a:第二 L形可变电阻间隙壁
[0051]118a:1形保护间隙壁
[0052]130、230、330-1、330-2、430:通孔结构
[0053]300-1、300-2:Cu 搭接线
[0054]316a:第一金属层
[0055]316b:第二金属层
[0056]400:源极线接点通孔
[0057]402:蚀刻掩模开口
【具体实施方式】
[0058]图1A至图1G是依据一示范实施例绘示的三维电阻式存储器的形成方法的剖面示意图。
[0059]请参照图1A，在基底100上设置堆叠层108。基底100可为半导体基底，例如是含硅基底。基底100上具有栅极结构(未绘示)，且基底100中具有位于栅极结构两侧的两个掺杂区域(未绘示)。基底100还具有覆盖栅极结构的材料层101。材料层101可为具有导电插塞102的介电层。在一实施例中，导电插塞102可电连接至其中一个掺杂区域。材料层101的材料包含Si02、Si0x、A10x、SiN或S1N，其中X大于O。导电插塞102的材料包含金属，例如W。
[0060]在一实施例中，堆叠层108包含交替排列的至少一绝缘层104与至少一电极层(或称为位线层(bit line layer)、导电层或水平金属线(horizontal metal line)) 1