快闪存储器和快闪存储器的制造方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及快闪存储器及快闪存储器的制造方法。
【背景技术】
[0002]随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，快闪存储器根据阵列结构的不同，主要分与非门快闪存储器和或非门快闪存储器，由于与非门快闪存储器比或非门快闪存储器的集成度高，所以与非门快闪存储器具有更广的应用范围。
[0003]典型的与非门快闪存储器以掺杂的多晶硅作为浮动栅极(floating gate)和控制栅极(control gate);其中，控制栅极形成于浮动栅极上，且通过栅间介质层相隔；浮动栅形成于衬底上，通过一层隧穿介质层(tunnel oxide)相隔。当对快闪存储器进行信息的写入操作时，通过在控制栅极与源区/漏区施加偏压，使电子注入浮动栅极中；在读取快闪存储器信息时，在控制栅极施加一工作电压，此时浮动栅极的带电状态会影响其下方沟道(channel)的开/关，而此沟道的开/关即为判断信息值O或I的依据；当快闪存储器在擦除信息时，将衬底、源区、漏区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮动栅极穿过隧穿介质层而进入衬底、源区或漏区中，或是穿过栅间介质层而进入控制栅极中。
[0004]快闪存储器的工作电压、读取及擦除的速率与浮动栅极和控制栅极间的耦合率(coupling rat1)有关。稱合率是指施加于控制栅极上的电压稱合至浮动栅极的参数。对于快闪存储器储器而言，耦合率越大，操作快闪存储器所需要的工作电压越低，读取以及擦除的速率越高，且快闪存储器的功耗越低。
[0005]因此研究具有高耦合率的快闪存储器是当前亟需解决的问题。
【发明内容】
[0006]本发明解决的问题是提供一种优化的快闪存储器和快闪存储器的制造方法，提高快闪存储器的耦合率，减小快闪存储器的工作电压和功耗。
[0007]为解决上述问题，本发明提供一种快闪存储器的制造方法，包括:提供半导体衬底，所述半导体衬底表面形成有隧穿介质层、位于隧穿介质层表面的浮栅导电层以及位于浮栅导电层表面的掩膜层；图形化所述掩膜层，以图形化的掩膜层为掩膜，依次刻蚀浮栅导电层、隧穿介质层和部分厚度的半导体衬底，形成沟槽；形成填充满所述沟槽的隔离层；去除所述掩膜层；在所述浮栅导电层表面形成侧墙，所述侧墙位于隔离层侧壁，且所述侧墙暴露出浮栅导电层部分表面；以所述侧墙为掩膜，刻蚀去除部分厚度的浮栅导电层，在浮栅导电层中形成凹槽；去除所述侧墙；形成栅间介质层，且所述栅间介质层覆盖隔离层和具有凹槽的浮栅导电层表面；在所述栅间介质层表面形成控制栅导电层，且所述控制栅导电层填充满所述凹槽。
[0008]可选的，所述侧墙的材料为氮化硅。
[0009]可选的，所述侧墙的形成过程为:形成覆盖浮栅导电层的侧墙膜；对所述侧墙膜进行回刻蚀工艺，形成位于浮栅导电层表面的侧墙，且所述侧墙位于隔离层侧壁。
[0010]可选的，采用干法刻蚀进行所述回刻蚀工艺，所述干法刻蚀的具体工艺参数为:刻蚀气体包括CF4XHF3和Ar，CHF3流量为65sccm至200sccm，CF4的流量为30sccm至50sccm，Ar的流量为50sccm至70sccm,腔室压强为O毫托至5毫托，电源功率为200瓦至1000瓦，偏置电压为200V至1000V。
[0011]可选的，采用干法刻蚀工艺刻蚀去除部分厚度的浮栅导电层。
[0012]可选的，所述干法刻蚀工艺的具体工艺参数为:刻蚀气体为CF4、CHF3> CH2F2, CH3F,C4F8或C5F8中的一种或几种，刻蚀气体流量为lOOsccm至500sCCm，腔室压强为O毫托至10毫托，电源功率为200瓦至1000瓦，偏置电压为O伏至1000伏。
[0013]可选的，在形成所述浮栅导电层之后，还包括步骤:去除部分厚度的隔离层，暴露出浮栅导电层的侧壁。
[0014]可选的，去除部分厚度的隔离层，且隔离层顶部高于隧穿介质层上表面。
[0015]可选的，去除部分厚度的隔离层的工艺为干法刻蚀或湿法刻蚀。
[0016]可选的，采用湿法刻蚀工艺去除部分厚度的隔离层时，所述湿法刻蚀工艺的刻蚀液体为稀释的氢氟酸。
[0017]可选的，所述隧穿介质层的材料为氧化硅。
[0018]可选的，所述浮栅导电层或控制栅导电层的材料为多晶硅。
[0019]可选的，所述栅间介质层为氧化物层、氮化物层和氧化物层的叠层结构。
[0020]可选的，所述隔离层的材料为氧化硅。
[0021]本发明还提供一种快闪存储器，包括:半导体衬底；隔离层，所述隔离层位于半导体衬底内且高于半导体衬底表面；隧穿介质层，所述隧穿介质层位于半导体衬底表面，且所述隧穿介质层位于相邻隔离层之间；浮栅导电层，所述浮栅导电层位于隧穿介质层表面，且靠近隔离层区域的浮栅导电层具有第一厚度，远离隔离层区域的浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；栅间介质层，所述栅间介质层位于隔离层和浮栅导电层表面；控制栅导电层，所述控制栅导电层位于栅间介质层表面。
[0022]可选的，所述隔离层顶部高于隧穿介质层上表面。
[0023]可选的，所述浮栅导电层或控制栅导电层的材料为多晶硅。
[0024]可选的，所述隧穿介质层的材料为氧化硅。
[0025]可选的，所述隔离层的材料为氧化硅。
[0026]可选的，所述栅间介质层的材料为氧化物层、氮化物层和氧化物层的叠层结构。
[0027]与现有技术相比，本发明提供的快闪存储器的制造方法的技术方案具有以下优占-
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[0028]本发明实施例中，在形成浮栅导电层后，刻蚀去除部分厚度的浮栅导电层，在浮栅导电层中形成凹槽，所述浮栅导电层具有远离隔离层的内侧壁(即凹槽的侧壁)，后续形成位于浮栅导电层表面的栅间介质层以及位于栅间介质层表面的浮栅导电层；与直接在不具有凹槽的浮栅导电层表面依次形成栅间介质层和控制栅导电层相比较，本实施例中浮栅导电层和控制栅导电层之间的重叠面积增加了，增加的面积为浮栅导电层的内侧壁面积；由于快闪存储器的耦合率与浮栅导电层和控制栅导电层重叠面积成正比，因此本实施例中快闪存储器的耦合率显著提高，有利于降低快闪存储器的工作电压和功耗，优化快闪存储器的电学性能。
[0029]同时，本实施例中，采用了特殊的工艺形成凹槽，具体的，采用侧墙作为掩膜，刻蚀去除部分厚度的浮栅导电层，在浮栅导电层中形成凹槽；首先，侧墙的宽度可以做的很小，则本实施例中形成的凹槽的宽度较大，避免由于凹槽宽度过小造成栅间介质层填充满凹槽，而本实施例中在形成栅间介质层后，所述凹槽未被填充满，后续形成控制栅导电层后，可以有效的增加浮栅导电层和控制栅导电层之间的重叠面积。其次，由于形成的凹槽宽度较大，后续在凹槽内形成栅间介质层和控制栅导电层的工艺较简单。再次，所述侧墙的宽度和位置可以通过工艺控制，因此本实施例可以精确得到所需暴露出的浮栅导电层的部分表面，避免出现工艺偏差。
[0030]进一步，本实施例中，在形成浮栅导电层后，去除部分厚度的隔离层，暴露出浮栅导电层的外侧壁，所述外侧壁为浮栅导电层靠近隔离层的侧壁，则所述暴露出的侧壁面积也为浮栅导电层和控制栅导电层的重叠面积；因此浮栅导电层和控制栅导电层的重叠面积得到进一步增加，因而进一步增加了耦合率，从而进一步降低快闪存储器的工作电压和功耗，进一步优化快闪存储器的电学性能。
[0031]与现有技术相比，本发明提供的快闪存储器的技术方案具有以下优点:
[0032]本发明实施例中，采用了性能优越的快闪存储器结构，靠近隔离层区域的浮栅导电层具有第一厚度，远离隔离层区域的浮栅导电层具有第二厚度，且所述第一厚度大于第二厚度；所述第一厚度大于第二厚度，使得浮栅导电层具有凹陷的内侧壁，所述内侧壁面积也为浮栅导电层和控制栅导电层重叠面积的一部分；与浮栅导电层的各区域厚度一致相t匕，本实施例的浮栅导电层和控制栅导电层的重叠面积增加了，从而增加了浮栅导电层和控制栅导电层之间的电容，提高快闪存储器的耦合率，降低工作电压和功耗，优化快闪存储器的电学性能。
[0033]进一步，本发明实施例中，所述隔离层顶部高于隧穿介质层上表面，暴露出浮栅导电层靠近隔离层区域的侧壁，则所述暴露出的侧壁面积也为浮栅导电层和控制栅导电层的重叠面积，进一步增加了浮栅导电层和控制栅导电层的重叠面积，从而进一步提高快闪存储器的耦合率，降低快闪存储器的工作电压和功耗，获得更优异的性能。
【附图说明】
[0034]图1为现有技术制作快闪存储器的流程示意图；
[0035]图2为快闪存储器单元的等效电路图；
[0036]图3本发明一实施例制作的快闪存储器的剖面结构示意图；
[0037]图4至图13为本发明另一实施例快闪存储器制作过程的剖面结构示意图。
【具体实施方式】
[0038]由【背景技术】可知，为了获得低工作电压和低功耗，需要提高快闪存储器的耦合率。
[0039]为解决上述问题，针对现有技术快闪存储器的制造方法进行研究，发现快闪存储器的制作工艺包括如下步骤，请参考图1:步骤S1、提供半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构；步骤S2、形成隧穿介质层，所述隧穿