碳化硅半导体器件的制作方法
【技术领域】
[0001]本发明涉及一种碳化硅半导体器件，更特别地，涉及一种具有保护环区的碳化硅半导体器件。
【背景技术】
[0002]保护环区可形成在诸如MOSFET (金属氧化物半导体场效应晶体管)的半导体器件中以围绕设置有半导体元件的区域，以便抑制半导体元件被电场的集中而损坏。
[0003]例如，日本专利公布N0.2008-4643(专利文献I)描述了一种由硅制成的MOSFET的结构，该MOSFET包括元件区以及形成为围绕元件区的终端区，保护环形成在终端区处。根据日本专利公布N0.2008-4643中描述的M0SFET，保护环层和嵌入保护环层形成为在最外侧基区的角部处具有曲率，使得它们彼此同心。而且，为了抑制最外侧基区的角部处的电场集中，最外侧基区被配置为具有漂移层的厚度的约两倍至四倍的曲率半径。
[0004]引证文献列表
[0005]专利文献
[0006]PTD 1:日本专利公布 N0.2008-4643
【发明内容】
[0007]技术问题
[0008]但是，如果制造采用具有比硅的带隙大的带隙的碳化硅的MOSFET使得最外侧基区的曲率半径(换言之，形成为接触最外侧基区的端部的保护环的曲率半径)约为漂移层的厚度的两倍至四倍，则电场会集中在保护环的角部，因此会损坏M0SFET。
[0009]同时，为了缓解保护环的角部处的电场集中，考虑增大保护环的角部的曲率半径。但是，较大的曲率半径导致较小的元件区面积，致使导通态电流降低。
[0010]有鉴于此，本发明的目的是提供一种能提高击穿电压的同时抑制导通态电流降低的碳化娃半导体器件。
[0011]问题的解决手段
[0012]虽然硅具有立方晶结构，但是碳化硅能够具有六方晶结构。具有立方晶结构的硅不具有电场强度的各向异性，但是具有六方晶结构的碳化硅具有电场强度的各向异性。具体地，具有六方晶结构的碳化硅的电场强度在平行于C轴的方向上是其在垂直于c轴的方向上的电场强度的1.6倍。因此，硅中保护环的曲率半径与漂移层的厚度的比完全不适用碳化硅。作为努力研宄的结果，本发明人已经通过下述发现实现了本发明:通过进行配置使得将曲率区的内周部的曲率半径除以漂移区的厚度获得的值设定为不小于5且不大于10，能够提高碳化硅半导体器件的击穿电压，同时抑制导通态电流的降低。
[0013]根据本发明的碳化硅半导体器件包括元件区和保护环区。在元件区中，设置有半导体元件。保护环区具有第一导电类型并且在平面图中围绕元件区。半导体元件包括具有与第一导电类型不同的第二导电类型的漂移区。保护环区包括线性区以及接续连接至线性区的曲率区。通过将曲率区的内周部的曲率半径除以漂移层的厚度获得的值为不小于5且不大于10。
[0014]依照根据本发明的碳化硅半导体器件，通过将曲率区的内周部的曲率半径除以漂移层的厚度获得的值为不小于5且不大于10。因此，能够提高击穿电压，同时抑制导通态电流的降低。
[0015]优选地，在上述碳化硅半导体器件中，半导体元件包括接触漂移区并且具有第二导电类型的体区。体区的厚度大于保护环区的厚度。因此，在体区的角部能够有效抑制电场集中。
[0016]优选地，在上述碳化硅半导体器件中，保护环区包括接触体区并且具有第二导电类型的JTE区。因此，能够通过接触体区13的JTE区来提高击穿电压。
[0017]优选地，在上述碳化硅半导体器件中，半导体元件包括接触体区并且具有第一导电类型的源区，以及接触源区的源电极。JTE区接触源电极。因此，源区能够以高速从JTE区中提取电子，由此在高频操作中也能形成耗尽层。
[0018]优选地，在上述碳化硅半导体器件中，保护环区包括不与元件区接触的保护环。因此，能够通过不与元件区接触的保护环提高击穿电压。
[0019]优选地，在上述碳化硅半导体器件中，设置有多个保护环。通过将多个保护环的最内侧保护环的曲率区的内周部的曲率半径除以漂移层的厚度获得的值为不小于5且不大于10。在存在多个保护环的情况下，最内侧保护环的曲率半径变得小于其它保护环的曲率半径。因为通过将最内侧保护环的曲率区的内周部的曲率半径除以漂移层的厚度获得的值为不小于5且不大于10，因此能够在提高击穿电压的同时抑制导通态电流的降低。
[0020]优选地，上述碳化硅半导体器件还包括具有第一导电类型并且在平面图中围绕保护环区的场停止区。因此，能够进一步提高碳化硅半导体器件的击穿电压。
[0021]优选地，在上述碳化硅半导体器件中，在平面图中，在保护环区的外周部的任意位置处，保护环区的外周部和场停止区的内周部之间的距离都是恒定的。因此，能够抑制电场局部地集中。
[0022]发明的有益效果
[0023]从上述说明中显而易见的，根据本发明，能够提供一种能提高击穿电压同时抑制导通态电流的降低的碳化硅半导体器件。
【附图说明】
[0024]图1是示出本发明的一个实施例中的碳化硅半导体器件的构造的截面示意图。
[0025]图2是示出本发明的该实施例中的碳化硅半导体器件的构造的平面示意图。
[0026]图3是示出本发明的该实施例中的碳化硅半导体器件的第一变型的构造的截面示意图。
[0027]图4是示出本发明的该实施例中的碳化硅半导体器件的第二变型的构造的截面示意图。
[0028]图5是示出本发明的该实施例中的碳化硅半导体器件的第三变型的构造的截面示意图。
[0029]图6是示出本发明的该实施例中的碳化硅半导体器件的第三变型的平面示意图。
[0030]图7是示意性示出本发明的该实施例中的碳化硅半导体器件的制造方法的流程图。
[0031]图8是示出制造本发明的该实施例中的碳化硅半导体器件的方法的第一步的截面示意图。
[0032]图9是示出制造本发明的该实施例中的碳化硅半导体器件的方法的第二步的截面示意图。
[0033]图10是示出制造本发明的该实施例中的碳化硅半导体器件的方法的第三步的截面示意图。
[0034]图11示出导通电阻和击穿电压之间的关系。
【具体实施方式】
[0035]下文说明参考附图的本发明的实施例。应当注意在下述附图中，相同或相应的部分由相同的参考符号指定且不再重复说明。对于本说明书中的晶体学表示来说，单独的晶向由[]表示，组晶向由〈> 表示，且单独晶面由O表示，组晶面由{}表示。此外，负指数被认为是通过置于数字上的(横杠)来晶体学地表示，但是在本说明书中是通过将负号置于数字前来表示的。对于角度的描述，采用全向角为360°的系统。
[0036]首先，下文说明作为本发明的一个实施例中的碳化硅半导体器件的MOSFET的构造。
[0037]参考图1和2，MOSFET I具有元件区IR(有源区)以及围绕元件区IR的终端区0R(无效区)。终端区OR包括保护环5。换言之，元件区IR由保护环5围绕。在元件区IR中，设置诸如晶体管或二极管的半导体元件7。
[0038]半导体元件7例如主要包括由六方碳化硅制成的碳化硅衬底10、栅绝缘膜15、栅电极17、源电极16以及漏电极20。碳化硅衬底10主要包括η+衬底11、漂移区12、体区13,η+源区14以及ρ+区18。碳化硅衬底10例如由六方碳化硅制成。碳化硅衬底10例如可具有与相对于{0001}面偏移约不大于8°的面相对应的主表面10a。
[0039]η+衬底11是由六方碳化硅制成并且具有η型导电性(第一导电类型)的衬底。
[0040]η+衬底11以高浓度包括诸如N(氮)的η型杂质。η+衬底11中诸如氮的杂质的浓度例如约为LOX11Wo
[0041]漂移区12是由碳化硅制成并且具有η型导电性的外延层。漂移区12例如具有约15 μm的厚度Tl。优选地，漂移区12的厚度Tl不小于14.5μπι且不大于15.5μπι。漂移区12中的η型杂质例如为氮，且以比η+衬底11中的η型杂质的杂质浓度低的杂质浓度被包含在漂移区12中。漂移区12中的诸如氮的杂质的浓度例如约为7.5X1015cm_2。
[0042]P体区13具有ρ型导电性。P体区13形成在漂移区12中以包括碳化硅衬底10的主表面10a。ρ体区13包括诸如Al (铝)或B (硼)的ρ型杂质。ρ体区13中的诸如铝的杂质的浓度例如约为I X 1017cm_2。
[0043]η+源区14具有η型导电性。η+源区14包括主表面10a，并且形成在ρ体区13中以便由P体区13围绕。η+源区14以比漂移区12中的η型杂质的浓度高的浓度，例如约I X 102°cm_2的浓度，包括诸如P (磷)的η型杂质。
[0044]ρ+区18具有ρ型导电性。ρ+区18形成为接触主表面1a以及ρ体区13，以便延伸通过η+源区14的中心附近。ρ+区18以比ρ体区13中的ρ型杂质的浓度高的浓度，例如约为I X 102°cm_2的浓度，包括诸如铝或硼的ρ型杂质。