形成图案的机制的制作方法
【技术领域】
[0001] 本发明涉及集成电路器件，更具体地，涉及形成图案的机制。
【背景技术】
[0002] 半导体集成电路（IC)工业已经经历了指数增长。IC材料和设计中的技术进步已 经产生了多代1C，其中，每一代都具有比前一代更小和更复杂的电路。在IC演化过程中，功 能密度（即，每芯片面积的互连器件的数量）普遍增大，而几何尺寸（即，使用制造工艺可 以产生的最小组件）减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本 来提高益处。这种按比例缩小也增加了加工和制造 IC的复杂度，并且为了实现这些进步， 需要IC加工和制造中的类似发展。
[0003] 在这些受益的过程中，对发展制造方法已经做出了努力以实现对更小部件尺寸的 期望。例如，已经发展了在不改变使用的光刻技术的情况下减小衬底上的部件的节距的方 法。然而，现有的方法不是在所有方面都已令人满意。例如，临界尺寸（CD)均一性控制的 工艺窗口和形成特定部件的工艺灵活性可能是不够的。
【发明内容】
[0004] 为了解决现有技术中存在的问题，本发明提供了一种在半导体器件中形成图案的 方法，包括：提供衬底和位于所述衬底上方的图案化目标层；在所述图案化目标层上方形 成一个或多个心轴图案；通过去除第一心轴图案以及光刻胶层的覆盖所述第一心轴图案的 部分，在所述光刻胶层中形成开口；形成邻近第二心轴图案的侧壁的间隔件；去除所述第 二心轴图案以暴露所述间隔件；在所述间隔件上方形成与所述开口对准的贴片图案；将所 述贴片图案和所述间隔件用作掩模元件，蚀刻所述图案化目标层以形成最终图案；以及去 除所述贴片图案和所述间隔件以暴露所述最终图案，其中，第一最终图案位于远离邻近的 第二最终图案一定距离处，所述距离在从约（n+0. 3)倍节距至约（n+0. 8)倍节距的范围内， 其中，η是整数，并且其中，所述节距是两个邻近的间隔件之间的距离加上间隔件的宽度。
[0005] 在上述方法中，其中，所述第一最终图案形成为位于远离所述邻近的第二最终图 案一定距离处，所述距离在从约1. 3倍节距至约1. 8倍节距的范围内。
[0006] 在上述方法中，其中，所述贴片图案形成为位于在平面方向上远离邻近的间隔件 从约（n+0. 3)倍节距至约（n+0. 8)倍节距的范围内的距离处，其中，η是整数。
[0007] 在上述方法中，其中，所述图案化目标层具有在从约50 A至约500Α的范围内 的厚度。
[0008] 在上述方法中，其中，所述心轴图案具有在从约IOOA至约800Α的范围内的高 度。
[0009] 在上述方法中，其中，所述间隔件具有在从约5nm至约30nm的范围内的宽度。
[001 0] 在上述方法中，其中，所述贴片图案具有在从约50 A至约500A的范围内的高 度。
[0011] 在上述方法中，其中，在形成所述开口之前，还包括：在所述图案化目标层上方形 成所述光刻胶层以覆盖所述一个或多个心轴图案。
[0012] 在上述方法中，其中，在形成所述开口之前，还包括：在所述图案化目标层上方形 成所述光刻胶层以覆盖所述一个或多个心轴图案，其中，所述光刻胶层具有在从约600 A 至约1200人的范围内的厚度。
[0013] 在上述方法中，其中，在形成所述贴片图案之前，还包括：在所述图案化目标层上 方形成中间层以覆盖所述间隔件。
[0014] 在上述方法中，其中，在形成所述贴片图案之前，还包括：在所述图案化目标层上 方形成中间层以覆盖所述间隔件，其中，所述中间层具有在从约600A至约1200A的范 围内的厚度。
[0015] 在上述方法中，其中，去除所述第二心轴图案包括选择性蚀刻所述第二心轴图案， 其中，所述第二心轴图案的蚀刻速率大于所述间隔件的蚀刻速率。
[0016] 在上述方法中，其中，去除所述贴片图案和所述间隔件包括选择性蚀刻所述贴片 图案和所述间隔件，其中，所述贴片图案和所述间隔件的蚀刻速率大于所述图案化目标层 的蚀刻速率。
[0017] 根据本发明的另一方面，提供了一种在半导体器件中形成图案的方法，包括：提供 衬底和位于所述衬底上方的图案化目标层；在所述图案化目标层上方形成一个或多个心轴 图案；形成邻近所述心轴图案的侧壁的间隔件；去除所述心轴图案以暴露所述间隔件；通 过去除第一间隔件以及去除光刻胶层的覆盖所述第一间隔件的部分，在所述光刻胶层中形 成开口；在第二间隔件上方形成与所述开口对准的贴片图案；将所述贴片图案和所述第二 间隔件用作掩模元件，蚀刻所述图案化目标层以形成最终图案；以及去除所述贴片图案和 所述第二间隔件以暴露所述最终图案，其中，第一最终图案位于远离邻近的第二最终图案 一定距离处，所述距离在从约（Π +0. 3)倍节距至约（n+0. 8)倍节距的范围内，其中，η是整 数，并且其中，所述节距是两个邻近的间隔件之间的距离加上间隔件的宽度。
[0018] 在上述方法中，其中，所述第一最终图案形成为位于远离所述邻近的第二最终图 案一定距离处，所述距离在从约1. 3倍节距至约1. 8倍节距的范围内。
[0019] 在上述方法中，其中，在形成所述开口之前，还包括：在所述图案化目标层上方形 成所述光刻胶层以覆盖所述一个或多个心轴图案。
[0020] 在上述方法中，其中，在形成所述贴片图案之前，还包括：在所述图案化目标层上 方形成中间层以覆盖所述间隔件。
[0021] 根据本发明的又一方面，提供了一种在半导体器件中形成图案的方法，包括：提供 衬底和位于所述衬底上方的图案化目标层；在所述图案化目标层上方形成一个或多个心 轴图案；形成邻近所述心轴图案的侧壁的间隔件；通过去除第一心轴图案和第一间隔件以 及去除光刻胶层的覆盖所述第一心轴图案和所述第一间隔件的部分，在所述光刻胶层中形 成开口；在第二间隔件上方形成与所述开口对准的贴片图案；形成邻近所述贴片图案的侧 壁的一个或多个贴片间隔件；将所述一个或多个贴片间隔件和所述第二间隔件用作掩模元 件，蚀刻所述图案化目标层以形成最终图案；以及去除所述一个或多个贴片间隔件和所述 第二间隔件以暴露所述最终图案，其中，第一最终图案位于远离邻近的第二最终图案一定 距离处，所述距离在从约（n+0. 3)倍节距至约（n+0. 8)倍节距的范围内，其中，η是整数，并 且其中，所述节距是两个邻近的间隔件之间的距离加上间隔件的宽度。
[0022] 在上述方法中，其中，在形成所述开口之后，还包括：去除第二心轴图案以暴露所 述第二间隔件。
[0023] 在上述方法中，其中，在形成所述贴片间隔件之后，还包括：去除所述贴片图案以 暴露所述贴片间隔件。
【附图说明】
[0024] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该强 调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的 尺寸可以任意地增大或减小。
[0025] 图1、图11和图16是根据本发明的一些实施例的示出形成半导体器件的图案的方 法的流程图。
[0026] 图2Α、图3Α、图4Α、图5Α、图6Α、图7Α、图8Α、图9Α和图IOA是处于根据图1的方 法构建的各个图案形成步骤中的半导体器件200的顶视图。
[0027] 图2Β、图3Β、图4Β、图5Β、图6Β、图7Β、图8Β、图9Β和图IOB分别是沿着图2Α、图 3Α、图4Α、图5Α、图6Α、图7Α、图8Α、图9Α和图IOA的虚线的半导体器件200的截面图。
[0028] 图12Α、图13Α、图14Α和图15Α是处于根据图11的方法构建的各个图案形成步骤 中的半导体器件300的顶视图。
[0029] 图12Β、图13Β、图14Β和图15Β分别是沿着图12Α、图13Α、图14Α和图15Α的虚线 的半导体器件300的截面图。
[0030] 图17Α、图18Α、图19Α、图20Α和图21Α是处于根据图16的方法构建的各个图案形 成步骤中的半导体器件400的顶视图。
[0031] 图17Β、图18Β、图19Β、图20Β和图21Β分别是沿着图17Α、图18Α、图19Α、图20Α 和图21Α的虚线的半导体器件400的截面图。
【具体实施方式】
[0032] 应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在 限制本发明。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件 和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间 可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化 和清楚，各个部件可以以不同比例任意地绘制。
[0033] 图1示出了根据本发明的一些实施例的在半导体器件200中形成图案的方法 100Α(图2Α/图2Β至图IOA/图10Β)。参照图1和图2Α至图2Β，方法100Α开始于步骤102， 其中，提供了衬底202和设置在衬底202上方的图案化目标层204。衬底202可以是诸如半 导体晶圆的半导体衬底。衬底202可以包括晶体结构的娃。在一些实施例中，衬底202可 以包括锗、硅锗、碳化硅、砷化镓、砷化铟、磷化铟和/或其他合适的材料。在一些实施例中， 衬底202可以是绝缘体上硅（SOI)衬底。衬底202还可以包括额外的部件和/或材料层， 诸如形成在衬底中的各个隔离部件。在一些实施例中，衬底202可以包括各种掺杂区，诸如 配置并且连接以形成各种器件和功能部件的P型掺杂区和/或η型掺杂区。所有掺杂部件 均可以使用诸如各个步骤和技术中的离子注入的合适的工艺来实现。在一些实施